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Patent Agency Ranking
公开(公告)号：CN1682314A
公开(公告)日：2005-10-12
申请号：CN03821656.6
申请日：2003-09-11
Applicant: 因芬尼昂技术股份公司
Inventor： T·博伊赫勒
IPC: G11C29/00
CPC classification number: G11C29/48 , G11C29/14 , G11C29/72 , G11C29/814
Abstract: 本发明提供了用于通过具有直接存取(DA)模式逻辑的测试控制器来测试一eDRAM的电路与方法。本发明的电路与方法可利用已知的存储器测试器来进行eDRAM的测试。本发明提供一种半导体装置，其包含一包埋式动态随机存取存储器(eDRAM)以用于储存数据，所述eDRAM包含多个存储器小区，以及一侧式控制器；其所述测试控制器包含内建自身测试(BIST)逻辑电路，以及直接存取模式逻辑电路。所述测试控制器更包含一多路复用器，其用于自所述BIST逻辑电路与所述直接存取模式逻辑电路而多路传输数据、指令与地址至所述eDRAM。
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公开(公告)号：CN106463180A
公开(公告)日：2017-02-22
申请号：CN201480079672.4
申请日：2014-07-08
Applicant: 英特尔公司
CPC classification number: G03F7/705 , G06F11/2041 , G06F17/5068 , G06F17/5081 , G11C5/025 , G11C29/702 , G11C29/814 , G11C29/816 , G11C29/88
Abstract: 公开了用于通过确定备用核布局来实现嵌入式存储器阵列的尺寸减小的技术。在实施例中，包括全局过程参数的输入参数与设计特性组合以计算对应于管芯的潜在冗余构造的产量值。可以对所产生的产量进行比较以确定哪个冗余构造适合于维持特定的产量。被配置有一个或多个备用核(在其中没有冗余存储器)的管芯导致等于或超过具有常规存储器冗余的管芯的产量的产量。在一些示例性情况下，从核中消除存储器冗余。另一实施例提供了具有包括冗余核的阵列的半导体结构，每个核包括存储器阵列和逻辑结构的组成，其中每个冗余核的存储器阵列中的至少一个存储器阵列在没有行冗余和列冗余的至少其中之一的情况下被实现。
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公开(公告)号：CN105917413A
公开(公告)日：2016-08-31
申请号：CN201480072470.7
申请日：2014-12-12
Applicant: 高通股份有限公司
IPC: G11C29/00
CPC classification number: G06F11/0766 , G06F11/1008 , G11C29/808 , G11C29/814 , G11C2029/0411 , H03M13/05
Abstract: 用于纠正电阻式存储器设备中的位故障的系统和方法包括：将存储器设备划分成第一存储器排和第二存储器排。第一单位修复(SBR)阵列被存储在第二存储器排中，其中第一SBR阵列被配置成存储第一存储器排的第一行中的第一故障位中的故障的第一指示。第一存储器排和第一SBR阵列被配置成在存储器存取操作期间被并行地存取。类似地，存储在第一存储器排中的第二SBR阵列可以存储第二存储器排中的位故障的指示，其中第二SBR阵列和第二存储器排可以被并行地存取。因而，第一和第二存储器排中的位故障可以被实时地纠正。
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公开(公告)号：CN108701487A
公开(公告)日：2018-10-23
申请号：CN201680079361.7
申请日：2016-12-22
Applicant: 超极存储器股份有限公司
CPC classification number: G11C5/14 , G11C5/00 , G11C7/12 , G11C8/08 , G11C11/407 , G11C29/006 , G11C29/04 , G11C29/4401 , G11C29/781 , G11C29/785 , G11C29/814 , G11C2029/0403 , G11C2029/1202 , G11C2029/1204 , G11C2029/1208 , H01L25/065 , H01L25/07 , H01L25/18
Abstract: 本发明的目的在于提供一种能够实现制造成品率的提高的堆叠型半导体装置，此外，提供该堆叠型半导体装置的制造方法。本发明为由多个半导体芯片、备用半导体芯片、控制芯片堆叠而成的堆叠型半导体装置，所述备用半导体芯片用于作为所述半导体芯片的备品来使用，所述控制芯片对所述多个半导体芯片的工作状态和所述备用半导体芯片的工作状态进行控制。在这种结构中，所述半导体芯片以及所述备用半导体芯片包含非接触通信部和工作开关，所述半导体芯片以及所述备用半导体芯片能够通过所述非接触通信部与其它所述半导体芯片进行非接触式通信，所述控制芯片通过切换所述半导体芯片的所述工作开关来对所述半导体芯片的工作状态进行控制，通过切换所述备用半导体芯片的所述工作开关来对所述备用半导体芯片的工作状态进行控制。
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公开(公告)号：CN100466107C
公开(公告)日：2009-03-04
申请号：CN03821656.6
申请日：2003-09-11
Applicant: 因芬尼昂技术股份公司
Inventor： T·博伊赫勒
IPC: G11C29/00
CPC classification number: G11C29/48 , G11C29/14 , G11C29/72 , G11C29/814
Abstract: 本发明提供了用于通过具有直接存取(DA)模式逻辑的测试控制器来测试一eDRAM的电路与方法。本发明的电路与方法可利用已知的存储器测试器来进行eDRAM的测试。本发明提供一种半导体装置，其包含一包埋式动态随机存取存储器(eDRAM)以用于储存数据，所述eDRAM包含多个存储器小区，以及一侧式控制器；其所述测试控制器包含内建自身测试(BIST)逻辑电路，以及直接存取模式逻辑电路。所述测试控制器更包含一多路复用器，其用于自所述BIST逻辑电路与所述直接存取模式逻辑电路而多路传输数据、指令与地址至所述eDRAM。
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