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公开(公告)号:CN105742168B
公开(公告)日:2018-08-07
申请号:CN201410748056.5
申请日:2014-12-09
申请人: 中华映管股份有限公司
IPC分类号: H01L21/28 , H01L29/786 , H01L21/336
CPC分类号: H01L29/78696 , H01L21/02565 , H01L21/02664 , H01L21/46 , H01L29/41733 , H01L29/66969 , H01L29/78624 , H01L29/7869
摘要: 本发明提供一种薄膜晶体管及其制造方法,适配置于一基板上,薄膜晶体管包括一栅极、一栅绝缘层、一第一源极/漏极、一半导体层及一第二源极/漏极;栅极配置于基板上;栅绝缘层覆盖栅极以及基板;第一源极/漏极配置于栅绝缘层上;半导体层配置于栅极上方,半导体层从栅绝缘层延伸至第一源极/漏极上,半导体层包括位于第一源极/漏极的一第一部分以及与第一部分连接的一第二部分,其中第一部分的导电率大于第二部分的导电率;第二源极/漏极覆盖并且接触第二部分。本发明还提供薄膜晶体管的制造方法。
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公开(公告)号:CN105355588B
公开(公告)日:2018-06-12
申请号:CN201510638669.8
申请日:2015-09-30
申请人: 深圳市华星光电技术有限公司 , 武汉华星光电技术有限公司
IPC分类号: H01L21/77 , H01L27/12 , G02F1/1362
CPC分类号: H01L29/78621 , G03F1/22 , H01L25/0655 , H01L29/41733 , H01L29/66765 , H01L29/78624 , H01L29/78678 , H01L29/78696
摘要: 本发明提供了一种TFT阵列基板的制备方法、TFT阵列基板及显示装置,该制备方法包括以下步骤:在衬底上形成栅极图案层;在栅极图案层上形成栅极绝缘层;在栅极绝缘层上形成图案化的多晶硅层,图案化的多晶硅层与栅极图案层连接;在图案化的多晶硅层的两侧分别形成源极重掺杂区和漏极重掺杂区,图案化的多晶硅层的中部区域为沟道区;在图案化的多晶硅层上形成隔离层;在隔离层上,采用一光罩通过光刻工艺以形成源、漏极图案层,源、漏极图案层与图案化的多晶硅层连接,光罩遮挡沟道区的一侧,采用同一光罩在未被遮挡的沟道区的另一侧形成轻掺杂区。本发明能够降低生产成本,且具有很强的设计灵活性。
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公开(公告)号:CN105742168A
公开(公告)日:2016-07-06
申请号:CN201410748056.5
申请日:2014-12-09
申请人: 中华映管股份有限公司
IPC分类号: H01L21/28 , H01L29/786 , H01L21/336
CPC分类号: H01L29/78696 , H01L21/02565 , H01L21/02664 , H01L21/46 , H01L29/41733 , H01L29/66969 , H01L29/78624 , H01L29/7869
摘要: 本发明提供一种薄膜晶体管及其制造方法,适配置于一基板上,薄膜晶体管包括一栅极、一栅绝缘层、一第一源极/漏极、一半导体层及一第二源极/漏极;栅极配置于基板上;栅绝缘层覆盖栅极以及基板;第一源极/漏极配置于栅绝缘层上;半导体层配置于栅极上方,半导体层从栅绝缘层延伸至第一源极/漏极上,半导体层包括位于第一源极/漏极的一第一部分以及与第一部分连接的一第二部分,其中第一部分的导电率大于第二部分的导电率;第二源极/漏极覆盖并且接触第二部分。本发明还提供薄膜晶体管的制造方法。
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公开(公告)号:CN103681509B
公开(公告)日:2016-05-25
申请号:CN201210362169.2
申请日:2012-09-25
申请人: 中国科学院微电子研究所
IPC分类号: H01L21/8238
CPC分类号: H01L21/26513 , H01L21/26593 , H01L21/324 , H01L29/32 , H01L29/66659 , H01L29/66742 , H01L29/66772 , H01L29/78624 , H01L29/78654
摘要: 本发明提供了一种半导体结构的制造方法,该方法包括以下步骤:a)提供SOI衬底,在所述SOI衬底上形成栅极堆叠;b)对源区和漏区进行非晶化注入,其中源区非晶化注入中的工艺温度高于漏区非晶化注入中的工艺温度;c)进行源/漏区掺杂;d)退火,激活杂质,并使源/漏区的非晶化区域重结晶。步骤b)的源区非晶化注入中,工艺温度高于50℃,并且漏区非晶化注入中,工艺温度低于-30℃。本发明通过在源区下方产生缺陷,为体区积累的电荷提供泄放通道,减小浮体效应的影响,提高器件的可靠性。
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公开(公告)号:CN102280453A
公开(公告)日:2011-12-14
申请号:CN201110228942.1
申请日:2006-05-25
申请人: 株式会社半导体能源研究所
发明人: 加藤清
CPC分类号: H01L27/1266 , G06K19/0701 , G06K19/0715 , G06K19/0723 , G06K19/0726 , H01L21/84 , H01L27/1214 , H01L27/13 , H01L29/78621 , H01L29/78624 , H04B5/0012 , H04B5/0056 , Y02D70/166 , Y02D70/26 , Y02D70/42
摘要: 公开了一种半导体器件。本发明的目的是实现一种具有高可靠性、小芯片面积和低功耗的无线芯片,其中,也防止了在诸如接近天线的情况下的强磁场中内部产生的电压极大增加。利用包含具有预定阈值电压的MOS电容器元件的谐振电路来实现该无线芯片。这样使得能够防止谐振电路的参数在强磁场中、在电压振幅超过预定值的情况下发生变化,从而可以保持无线芯片远离谐振状态。因此,在未使用限幅器电路或恒压产生电路的情况下,防止了过高电压的产生。
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公开(公告)号:CN101436599B
公开(公告)日:2011-05-18
申请号:CN200810145671.1
申请日:2008-08-15
申请人: 三菱电机株式会社
发明人: 秋山肇
IPC分类号: H01L27/12 , H01L29/78 , H01L21/84 , H01L21/762 , H01L21/336
CPC分类号: H01L29/407 , H01L29/0692 , H01L29/0878 , H01L29/1045 , H01L29/1083 , H01L29/404 , H01L29/7824 , H01L29/7835 , H01L29/78624
摘要: 本发明提供一种半导体装置及其制造方法。本发明的HVIC在硅衬底(1)的表面层叠介电层(2)和SOI活性层(3),在SOI活性层(3)的表面形成有晶体管(4),在晶体管(4)的周边形成有沟槽隔离区(5)。介电层(2)包括:在硅衬底(1)的表面形成的第一埋入氧化膜(10)、与元件区对置地形成在第一埋入氧化膜(10)的下方的屏蔽层(11)、在屏蔽层(11)的周边形成的第二埋入氧化膜(12)、以及在屏蔽层(11)及第二埋入氧化膜(12)的下方形成的第三埋入氧化膜(13)。因此,介电层(2)内的等电位分布曲线(PC)的密度变小,从而得到高的耐压性。
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公开(公告)号:CN101946328A
公开(公告)日:2011-01-12
申请号:CN200980104775.0
申请日:2009-02-16
申请人: 夏普株式会社
IPC分类号: H01L29/786 , G09F9/30 , H01L21/336 , H01L27/146 , H01L31/10
CPC分类号: H01L27/14643 , H01L27/1214 , H01L29/78621 , H01L29/78624 , H04N5/3745
摘要: 本发明提供一种薄膜晶体管、具备该薄膜晶体管的光传感器电路和内置有该光传感器电路的显示装置。该薄膜晶体管(1)在电流的方向被设定为单向的路径中使用,在沟道区域(5)的两侧具有高浓度杂质区域(3、4),其中,构成为:仅在相应于上述电流的方向而流入与上述高浓度杂质区域(3、4)的极性相对应的载流子的一侧的高浓度杂质区域(3)与沟道区域(5)之间夹着低浓度杂质区域(6)。由此,关于对内置在构成显示装置的显示画面的像素中的光传感器的输出进行导通断开控制的薄膜晶体管,提供具有难以受到来自显示信号的影响的构造。
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公开(公告)号:CN101385133B
公开(公告)日:2010-12-08
申请号:CN200680003369.1
申请日:2006-02-01
申请人: 飞思卡尔半导体公司
发明人: L.·马修 , V.·R.·克拉冈塔 , D.·C.·辛格
IPC分类号: H01L21/425 , H01L23/58
CPC分类号: H01L21/26506 , H01L21/26586 , H01L29/1083 , H01L29/665 , H01L29/6656 , H01L29/66659 , H01L29/7835 , H01L29/785 , H01L29/78624 , H01L2924/0002 , Y10S438/981 , H01L2924/00
摘要: 一种用于形成半导体器件(10)的方法,包括形成半导体衬底(2);在该半导体衬底上形成具有第一侧面和第二侧面的栅电极(16);在栅电极之下形成栅极电介质。该栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一区域(42)、位于栅电极之下并邻近栅电极的第二侧面的第二区域(44)、以及位于栅电极之下并介于第一区域和第二区域之间的第三区域(14),其中第一区域比第二区域薄,第三区域比第一区域薄且比第二区域薄。
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公开(公告)号:CN101040388B
公开(公告)日:2010-06-09
申请号:CN200580035043.2
申请日:2005-10-13
申请人: NXP股份有限公司
发明人: 扬·J·科宁 , 扬-哈姆·尼兰 , 约翰内斯·H·H·A·埃格伯斯 , 马尔腾·J·斯韦恩伯格 , 阿尔弗雷德·格雷克斯特 , 阿德里安娜·W·鲁迪克休泽
IPC分类号: H01L29/78 , H01L29/786
CPC分类号: H01L29/7824 , H01L29/78609 , H01L29/78624
摘要: 一种包括绝缘体上半导体(SOI)衬底的PMOS器件,所述SOI衬底具有在其上提供n型半导体材料的有源层(24)的绝缘材料层(22)。通过扩散将p型源极和漏极区(14、16)设置在n型有源层(22)中。将p型栓塞(28)设置在源极区(14)处,该栓塞穿过有源半导体层(24)延伸至绝缘层(22)。提供栓塞(28)以便能够将施加到器件上的源极电压显著地偏移到衬底电压以上,而不会发生过大的泄漏电流。
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公开(公告)号:CN100587968C
公开(公告)日:2010-02-03
申请号:CN200610095663.1
申请日:2006-06-29
申请人: 株式会社半导体能源研究所
IPC分类号: H01L29/786 , H01L27/12 , H01L21/336 , H01L21/84
CPC分类号: H01L27/1214 , H01L27/124 , H01L27/127 , H01L27/1288 , H01L29/78624
摘要: 本发明揭示一种半导体器件以及其制造方法,其中以自对准方式形成具有不同宽度的LDD区域,并且根据每个电路精密地控制该LDD区域的宽度。通过使用提供有由衍射光栅图案或半透明膜构成的具有光强度降低功能的辅助图案的光掩模或中间掩模,可以自由设定栅极的厚度薄的区域的宽度,并可以根据每个电路将该栅极作为掩模以自对准方式形成的两个LDD区域的宽度有差异地设定。此外,在一个TFT中的具有不同宽度的两个LDD区域都与栅极重叠。
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