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公开(公告)号：EP1734568A3
公开(公告)日：2009-12-09
申请号：EP06115549.5
申请日：2006-06-15
发明人： Barbe, Jean-Charles , Barraud, Sylvain , Fenouillet-Beranger, Claire , Gallon, Claire , Halimaoui, Aomar
IPC分类号： H01L21/336 , H01L29/10 , H01L29/786
CPC分类号： H01L29/7842 , H01L29/1033 , H01L29/66636 , H01L29/78618
摘要： Dispositif semi-conducteur de type transistor, comportant :
- un substrat (1),
- une couche isolante comportant des parois latérales formées de part et d'autre de la source (100) et du drain (102),
- des zones de drain (100), de canal (2a), et de source (102), la zone de canal étant formée sur la couche isolante et étant contrainte par les zones de drain et de source, comprises entre les parties latérales,
- une grille (4), séparée du canal par un isolant de grille.-
42.发明公开
公开(公告)号：EP2109884A1
公开(公告)日：2009-10-21
申请号：EP08716770.6
申请日：2008-02-07
IPC分类号： H01L21/762
CPC分类号： H01L21/7624 , H01L21/28518
摘要： The invention relates to a method for forming an on-insulator germanium layer from a SGOI substrate, that comprises the following steps: the deposition on said substrate of a layer of a metallic element M capable of selectively forming a silicide, said layer being in contact with a layer of a silicon-germanium alloy; the reaction between said alloy layer and said layer of the metallic element M, whereby a stack of M-germanium-insulator silicide layers is obtained. Application in the production o electronic devices such as MOSFET transistors.
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43.发明公开Procédé de fabrication d'un dispositif à gradient de concentration et dispositif correspondant 审中-公开一种用于制造设备具有浓度梯度和相应的装置的方法
公开(公告)号：EP1978547A1
公开(公告)日：2008-10-08
申请号：EP08103299.7
申请日：2008-04-01
IPC分类号： H01L21/20
CPC分类号： H01L21/22 , H01L21/02381 , H01L21/0245 , H01L21/02532 , H01L21/02636 , H01L21/02664 , H01L21/30604 , H01L21/3065 , H01L29/36 , H01L29/66659
摘要： Procédé de fabrication d'un dispositif semiconducteur, comprenant la formation au sein d'un substrat semiconducteur (1) d'au moins une région continue (4) formée d'un matériau présentant une composition non uniforme dans une direction sensiblement perpendiculaire à l'épaisseur du substrat (1).
摘要翻译： 用于制造半导体器件的方法，包括形成连续区域：如在一个半导体衬底（1）的芯半导体合金的连续层（4），和蚀刻所述连续区域的上表面上。 半导体合金的区域垂直于厚度的基板的具有沿（5）不同的组成。 连续层完全延伸呼叫或部分在平行于基板的厚度的方向上，并分别具有不同的合金组合物。 不同的组合物形成的浓度梯度。 用于制造半导体器件的方法，包括形成连续区域：如在一个半导体衬底（1）的芯半导体合金的连续层（4），和蚀刻所述连续区域的上表面上。 半导体合金的区域垂直于厚度的基板的具有沿（5）不同的组成。 连续层完全延伸呼叫或部分在平行于基板的厚度的方向上，并分别具有不同的合金组合物。 不同组合物形成合金成分的浓度梯度。 所述半导体区域的形成包括连续形成的腔体的垂直壁在基板的腔和形成为合金层的堆叠。 该空腔是通过向合金以及扩散退火剂以形成在邻近空腔中的基板的一部分填充。 蚀刻具有在组合物中的功能不同的特性。 一个独立的claimsoft包括用于半导体器件。
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公开(公告)号：EP1974376A1
公开(公告)日：2008-10-01
申请号：EP07700511.4
申请日：2007-01-11
IPC分类号： H01L21/768
CPC分类号： H01L21/7682 , H01L21/76885 , H01L23/5222 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要： The present invention provides an improved method of forming air cavities to overcome IC via-misalignment issues. The method of forming air cavity trenches in-between metal lines of an integrated circuit includes the steps of partially removing (42) an intertrack dielectric deposited on an interconnect structure surface to control the height between the top surface of a metal line of the interconnect surface and the surface of the intertrack dielectric; depositing (44) a dielectric liner on the interconnect surface; removing (46) at least part of the dielectric liner on the interconnect surface; successively repeating (48) the deposition of the dielectric liner and the removal of the dielectric liner on the interconnect surface in so far as the interconnect surface is sufficiently protected by a remaining dielectric liner for forming of the plurality of air cavity trenches; and forming (50) at least one air cavity trench in-between the metal lines by etching the intertrack dielectric material.
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公开(公告)号：EP1947686A2
公开(公告)日：2008-07-23
申请号：EP08100640.5
申请日：2008-01-18
IPC分类号： H01L21/336 , H01L21/84 , H01L27/12
CPC分类号： H01L21/84 , H01L21/823807 , H01L21/823878 , H01L27/1203 , H01L27/1207 , H01L29/78648
摘要： Dispositif (1) à MOSFET sur SOI, comprenant :
- une région supérieure (102) comportant au moins un premier dispositif semi-conducteur (106) de type MOSFET réalisé sur une première couche de semi-conducteur (118) empilée sur une première couche diélectrique (126), une première couche métallique (128a) et une première portion (132a) d'une seconde couche de semi-conducteur,
- une région inférieure (104) comportant au moins un second dispositif semi-conducteur (134) de type MOSFET réalisé sur une seconde portion (132b) de la seconde couche de semi-conducteur (132), une grille (128b) du second dispositif semi-conducteur étant formée par au moins une portion métallique,
la seconde couche de semi-conducteur étant disposée sur une seconde couche diélectrique (146) empilée sur une seconde couche métallique (148).摘要翻译： 器件（1）具有包括MOSFET型半导体器件即P沟道MOS晶体管（106）的上部区域（102），金属栅极（108）布置在半导体层（118）上。 下部区域（104）具有设置在另一半导体层的部分（132b）上的MOSFET型半导体器件，即N沟道MOS晶体管（134），其中层由应变硅制成。 晶体管（134）具有由金属层的一部分形成的栅极（128b）。 后半导体层布置在堆叠在另一金属层（148）上的绝缘层（146）上。 还包括用于制造绝缘体上硅MOSFET器件的方法的独立权利要求。
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46.发明公开Interconnect structure having cavities in its dielectric portion 审中-公开Verbindungsstruktur mitHohlräumenim Dielektrikum
公开(公告)号：EP1837905A2
公开(公告)日：2007-09-26
申请号：EP07112163.6
申请日：2006-06-21
IPC分类号： H01L21/768
CPC分类号： H01L23/5222 , H01L21/7682 , H01L21/76831 , H01L21/76849 , H01L2924/0002 , H01L2924/00
摘要： The present invention provides an improved integrated circuit and integrated circuit fabrication method to introduce highly controlled air cavities within high-speed copper interconnects based on the introduction of a polymer material on the edges of the interconnect lines and vias within the interconnect stack, which incorporates and controls air cavities formation, thus enhancing the signal propagation performances of the semiconductor interconnects.
摘要翻译： 本发明提供了一种改进的集成电路和集成电路制造方法，其基于在互连线的壁上引入聚合物材料和互连叠层内的通孔，将高度控制的空气腔引入高速铜互连中， 控制空气腔形成，从而提高半导体互连的信号传播性能。
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47.发明公开Procédé de réalisation d'un transistor MOS et circuit intégré correspondant 有权Herstellungsverfahren阴极MOS晶体管。
公开(公告)号：EP1746643A1
公开(公告)日：2007-01-24
申请号：EP06291159.9
申请日：2006-07-18
IPC分类号： H01L21/762
CPC分类号： H01L21/76254
摘要： Pour réaliser un transistor MOS sur un substrat en silicium (SOI) placé sur une couche d'oxyde enterré (BOX), le transistor étant réalisé dans une zone active du substrat délimitée par une région isolante, on forme la région isolante, on réalise une région de grille et des régions de source et de drain qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du canal.
La région isolante est réalisée en procédant à une formation localisée d'une zone en matériau apte à être gravé sélectivement par rapport au silicium, en gravant sélectivement ledit matériau, et en déposant un matériau diélectrique à l'endroit de la gravure.
En outre, la gravure est réalisée postérieurement à la réalisation de la région de grille.摘要翻译： 该方法包括限定绝缘区域，以及形成栅极区域（G），限定沟道的源极和漏极区域，使得栅极区域在沟道上方延伸。 绝缘区域是通过局部地形成由硅 - 锗合金形成的区域而形成的，相对于硅选择性地蚀刻合金并在蚀刻的位置沉积介电材料。 在沉积在掩埋氧化物层上方的形成绝缘体上半导体衬底上的栅极区域之后进行蚀刻。 对于包括金属氧化物半导体晶体管的集成电路，还包括独立权利要求。
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公开(公告)号：EP4095935B1
公开(公告)日：2024-06-26
申请号：EP22175394.0
申请日：2022-05-25
CPC分类号： G11C13/0004 , H10N70/231 , H10N70/011 , H10N70/8828 , H10N70/063 , H10N70/826
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公开(公告)号：EP4362627A1
公开(公告)日：2024-05-01
申请号：EP23204807.4
申请日：2023-10-20
发明人： WEBER, Olivier , BERTHELON, Remy
IPC分类号： H10B63/10
CPC分类号： H10B63/32 , H10B63/80 , H10B63/10 , H10N70/231 , H10N70/826 , H10N70/8828
摘要： La présente description concerne un procédé de fabrication d'une puce électronique (45) comportant les étapes successives suivantes :
a) formation d'une première couche sur et en contact avec une deuxième couche semiconductrice (13), la deuxième couche étant sur et en contact avec une troisième couche semiconductrice (15) ;
b) dopage de la première couche de sorte à former, sur la deuxième couche, une première sous-couche (51) dopée du premier type de conductivité (N) et une deuxième sous-couche (49) dopée du deuxième type de conductivité (P) ;
c) formation d'ilots (47) dans la première couche organisés selon une matrice de lignes et de colonnes à la surface de la deuxième couche (13) ; et
d) formation de points mémoires (M1) à base d'un matériau à changement de phase (33) sur les ilots (47) de la première couche.-
公开(公告)号：EP3890024B1
公开(公告)日：2024-05-01
申请号：EP21165104.7
申请日：2021-03-26
CPC分类号： H10N70/8413 , H10N70/8828 , H10N70/063 , H10B63/82 , H10N70/011 , H10N70/231 , H10N70/826 , H10B63/80
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