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    METHODS AND APPARATUSES WITH REDUCED DEFECTS IN INTERCONNECTING BUMPS BETWEEN A SEMICONDUCTOR DIE AND A SUBSTRATE (A PACKAGE SUBSTRATE OR ANOTHER DIE)
    2.
    发明公开
    METHODS AND APPARATUSES WITH REDUCED DEFECTS IN INTERCONNECTING BUMPS BETWEEN A SEMICONDUCTOR DIE AND A SUBSTRATE (A PACKAGE SUBSTRATE OR ANOTHER DIE) 审中-公开

    公开(公告)号：EP4167278A3

    公开(公告)日：2023-06-28

    申请号：EP22197135.1

    申请日：2022-09-22

    申请人： INTEL Corporation

    发明人： MANEPALLI, Rahul N. ,  EITAN, Amram ,  Arana, Leonel ,  XU, Dingying ,  LIU, Changhua ,  CHO, Steve ,  FENG, Hongxia ,  HAN, Jung Kyu ,  GUO, Xiaoying ,  MC ELHINNY, Kyle

    IPC分类号： H01L23/485 ,  H01L23/538 ,  H01L21/60 ,  H01L21/603

    摘要： Example methods and apparatuses reduce the likelihood of defects forming in bumps (114, 116, 118, 808, 810) associated with first level interconnects between semiconductor dies (106, 108, 802) and substrates (package substrates (110, 804) or other dies) associated with shifting in plated tin (1802, 2506) upon stripping and swelling of a dry film resist (1002, 1102, 2406), wicking of tin (1802, 2506) upon tin (solder) reflow following removal of the dry film resist (1002, 1102, 2406) (which both could lead to unintended bridging of bumps) and a lack of co-planarity across different bumps due to warpage and/or other factors, by fabricating dummy bumps (702, 812) adjacent operational bridge bumps (604, 810), fabricating bumps (1806+1808+1802) with bases (1806+1808) with non-circular shapes (e.g., polygonal shapes such as octagonal or hexagonal, wherein the shape may correspond to a packing geometry of the bumps), and/or fabricating bumps (2502+2504+2506) with diameters or widths and heights that differ spatially across the area (e.g., between ring-shaped regions (2712)) over which the bumps (2502+2504+2506) are distributed. Such potential defects are reduced in a manner that enables the bumps to be fabricated with a smaller size and/or smaller spacing to meet the ongoing needs of scaling down the overall size of electronic components. In an embodiment, the bumps (114) of the first level interconnects include two different types of bumps corresponding to core bumps (116, 808) (i.e., bumps on the dies (106, 108, 802) through which electrical signals pass between the dies (106, 108, 802) and the package substrate (110, 804) and then to components external to the IC package (100)) and bridge bumps (118, 810) (i.e., bumps on the dies (106, 108, 802) through which electrical signals pass between different ones of the dies (106, 108, 802) within the package (100), via an interconnect bridge (126) embedded in the package substrate (110)), wherein the core bumps (116, 808) are typically larger than the bridge bumps (118, 810). An array of dummy bridge bumps (702, 812) may be positioned adjacent the outer edge or perimeter of the operational bridge bumps (604, 810) so as to at least partially fill in open spaces (608) adjacent an outer edge or perimeter of the array of operational bridge bumps (604, 810) and thus limit bump shifting upon resist swelling in the remaining open space to the dummy bridge bumps (702, 812), thereby protecting the operational bridge bumps (604, 810), as well as to improve plating uniformity (e.g., the relative bump thickness variation (rBTV)) across the operational bridge bumps (604, 810). The operational bridge bumps (604, 810) and the dummy bridge bumps (702, 812) may have the same or different size and shape. The dummy bridge bumps (812) may have a shorter height so that they do not form a connection that extends a full distance between the die (802) and the package substrate (804).

    VERFAHREN ZUR VERBINDUNG VON KOMPONENTEN BEI DER HERSTELLUNG LEISTUNGSELEKTRONISCHER MODULE ODER BAUGRUPPEN MIT DIREKTEM BONDEN GLATTER METALLISCHER OBERFLÄCHENSCHICHTEN SOWIE ENTSPRECHENDES LEISTUNGSELEKTRONSICHES MODUL UND ENTSPRECHENDE LEISTUNGSELEKTRONISCHE BAUGRUPPE
    4.
    发明公开
    VERFAHREN ZUR VERBINDUNG VON KOMPONENTEN BEI DER HERSTELLUNG LEISTUNGSELEKTRONISCHER MODULE ODER BAUGRUPPEN MIT DIREKTEM BONDEN GLATTER METALLISCHER OBERFLÄCHENSCHICHTEN SOWIE ENTSPRECHENDES LEISTUNGSELEKTRONSICHES MODUL UND ENTSPRECHENDE LEISTUNGSELEKTRONISCHE BAUGRUPPE 审中-公开

    公开(公告)号：EP3901996A3

    公开(公告)日：2022-07-20

    申请号：EP21164902.5

    申请日：2021-03-25

    申请人： Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.

    发明人： Yu, Zechun ,  Bayer, Christoph Friedrich ,  Schletz, Andreas

    IPC分类号： H01L21/603 ,  H01L23/488 ,  H01L23/482 ,  H01L23/485 ,  H01L21/98 ,  H01L25/07 ,  H01L25/18 ,  H01L23/64 ,  H01L23/538 ,  H01L29/94

    摘要： Bei einem Verfahren zur Verbindung von Komponenten bei der Herstellung leistungselektronischer Module oder Baugruppen werden zu verbindende Flächen der Komponenten (3, 4, 5, 9) mit einer metallischen Oberflächenschicht (1) bereitgestellt oder versehen, die eine für direktes Bonden ausreichend glatte Oberfläche aufweist oder geglättet wird, um eine für direktes Bonden ausreichend glatte Oberfläche zu erhalten. Die Oberflächenschichten (1) der zu verbindenden Flächen werden dann mit einem Druck von mindestens 5 MPa bei erhöhter Temperatur gegeneinander gepresst, so dass sie sich unter Bildung einer einzigen Schicht (2) miteinander verbinden. Das Verfahren ermöglicht eine einfache und schnelle Verbindung auch von größeren Kontaktflächen, die den hohen Anforderungen leistungselektronischer Module genügt. Die zu verbindenden Komponenten können wie folgt sein: ein oder mehrere Halbleiterbauelemente (4) und ein Substrat (3); zwei miteinander zu verbindende Halbleiterbauelemente (1) (z.B. zwei Dioden (4) oder zwei MOSFETs (4)); ein oder mehrere streifenförmig ausgebildete elektrische Verbindungselemente (5) und ein Halbleiterbauelement (4) und ein Substrat (3); ein Halbleiterbauelement (4) (MOSFET) und ein Kondensator (9); ein Kondensator (9) und ein Substrat (3). Beim Verbinden eines Halbleiterbauelements (4) mit einem Substrat (3) können die Oberflächenschichten (1) vor der Verbindung strukturiert oder bereits strukturiert bereitgestellt werden, so dass nach der Verbindung einzelne Schichtbereiche der gebildeten Schicht (2) durch Zwischenräume (7) elektrisch voneinander isoliert sind, und/oder können die Oberflächenschichten (1) vor der Verbindung zur Bildung von Vertiefungen strukturiert oder bereits strukturiert bereitgestellt werden, wobei vor der Verbindung ein Isolationsmaterial (6) in ein oder mehrere der Vertiefungen der Oberflächenschichten (1) eingebracht wird, das vorzugsweise bei der Herstellung der Verbindung durch die erhöhte Temperatur aufschmilzt, z.B. ein Glasmaterial. Beim Verbinden mehrerer Halbleiterbauelemente (4) mit einem Substrat (3) können die Halbleiterbauelemente (4) aus unterschiedlichen Materialien bestehen (ein ultradünnes Halbleiterbauelement (4) aus GaN und ein ultradünnes Halbleiterbauelement (4) aus SiC) oder gleich oder unterschiedlich angeordnet sein (ein erster MOSFET (4) mit der aktiven Fläche nach unten und ein zweiter MOSFET (4) mit der aktiven Fläche nach unten oder nach oben). Bei zwei auf einem Substrat (3) nebeneinander angeordneten, gleich gerichteten MOSFETs (4) kann ein weiteres Substrat (3) über die beiden MOSFETS (4) aufgebracht werden. Beim Stapeln mehrerer MOSFETs (4) werden sie versetzt zueinander gestapelt. Die zu verbindenden Flächen der Komponenten (3, 4, 5, 9) können mit einer Oberflächenschicht (1) aus Ag oder einem Ag als Hauptbestandteil enthaltenden metallischen Material als die metallische Oberflächenschicht (1) bereitgestellt oder versehen werden. Auch andere Materialien wie beispielsweise Cu, Au, Ti, Pt oder Al können für die Oberflächenschichten (1) genutzt werden.

    HEAT-RESISTANT RELEASE SHEET AND THERMOCOMPRESSION BONDING METHOD
    5.
    发明公开
    HEAT-RESISTANT RELEASE SHEET AND THERMOCOMPRESSION BONDING METHOD 审中-公开

    公开(公告)号：EP3862161A1

    公开(公告)日：2021-08-11

    申请号：EP19869354.1

    申请日：2019-10-01

    申请人： NITTO DENKO CORPORATION

    发明人： AKIBA, Kurato ,  YOSHIMATSU, Kimihiko

    IPC分类号： B29C33/68 ,  C08J5/18 ,  H01L21/60 ,  H01L21/603

    摘要： A heat-resistant release sheet of the present disclosure is a sheet formed of a single-layer heat-resistant resin film having a thickness of 35 µm or less, wherein the sheet is disposed between a compression bonding target and a thermocompression head at the time of thermocompression-bonding the compression bonding target by the thermocompression head to prevent fixation between the compression bonding target and the thermocompression head, and a heat-resistant resin forming the heat-resistant resin film has a melting point of 310°C or higher and/or a glass transition temperature of 210°C or higher. A use temperature of this heat-resistant release sheet can be, for example, 250°C or higher. The heat-resistant release sheet of the present disclosure can more reliably meet a demand for an increase in thermocompression bonding temperature.

    HEAT-RESISTANT RELEASE SHEET AND THERMOCOMPRESSION BONDING METHOD
    6.
    发明公开
    HEAT-RESISTANT RELEASE SHEET AND THERMOCOMPRESSION BONDING METHOD 审中-公开

    公开(公告)号：EP3862160A1

    公开(公告)日：2021-08-11

    申请号：EP19869353.3

    申请日：2019-10-01

    申请人： NITTO DENKO CORPORATION

    发明人： AKIBA, Kurato

    IPC分类号： B29C33/68 ,  C08J5/18 ,  H01L21/60 ,  H01L21/603

    摘要： The heat-resistant release sheet of the present disclosure is a sheet including a sheet made of polytetrafluoroethylene (PTFE) or a modified PTFE, wherein the sheet is disposed between a compression bonding target and a thermocompression head at the time of thermocompression-bonding the compression bonding target by the thermocompression head to prevent fixation between the compression bonding target and the thermocompression head, and the content of a tetrafluoroethylene (TFE) unit in the modified PTFE is 99 mass% or more. The heat-resistant release sheet of the present disclosure can more reliably meet a demand for a shorter time (work time) required for thermocompression bonding.

    DIE BONDING APPARATUS COMPRISING THREE INERT GAS CONTAINERS
    9.
    发明公开
    DIE BONDING APPARATUS COMPRISING THREE INERT GAS CONTAINERS 审中-公开
    TER TER TER TER TER TER TER TER TER TER TER TER TER TER TER TER TER TER

    公开(公告)号：EP3098837A3

    公开(公告)日：2017-02-08

    申请号：EP16001177.1

    申请日：2016-05-24

    申请人： ASM Technology Singapore Pte Ltd.

    发明人： LAU, Siu Wing ,  HUNG, Kin Yik ,  AU, Yuk Cheung ,  LAI, Wing Chiu ,  LEE, Man Leo ,  GO, Sai Yuen

    IPC分类号： H01L21/67 ,  H01L21/603

    CPC分类号： H01L24/75 ,  H01L21/67742 ,  H01L24/81 ,  H01L2224/7501 ,  H01L2224/751 ,  H01L2224/75101 ,  H01L2224/75251 ,  H01L2224/75252 ,  H01L2224/75305 ,  H01L2224/7565 ,  H01L2224/75804 ,  H01L2224/75821 ,  H01L2224/75824 ,  H01L2224/75841 ,  H01L2224/759 ,  H01L2224/81011 ,  H01L2224/81022 ,  H01L2224/81024 ,  H01L2224/81075 ,  H01L2224/81093 ,  H01L2224/81203 ,  H01L2924/00012

    摘要： A die bonding apparatus (10) comprises a first inert gas container (40) having a first inert gas concentration and a second inert gas container (50) having a second inert gas concentration enclosed within the first inert gas container (40). The second inert gas concentration is higher than the first inert gas concentration. The die bonding apparatus (10) further comprises a bond head (52) located in the second inert gas container (50) for receiving a die (24) for bonding and a third inert gas container (80) having an inert gas environment that is separate from the first and second inert gas containers (40, 50) and where a substrate (26) is locatable for die bonding. The bond head (52) is operative to move the die (24) between a first position within the second inert gas container (50) and a second position within the third inert gas container (80) to bond the die (24) onto the substrate (26) located in the third inert gas container (80). The third inert gas container (80) may comprise a portion of a bond stage (60) enclosed by the walls (62) on the sides, by a bond stage pedestal (66) on the bottom and by the first inert gas container (40) base plate (42) on the top. The bond stage (60) is movable for receiving the substrate (26) to be processed and below the first inert gas container (40). The bond stage walls (62) may comprise a plurality of inert gas outlets (64, 68, 69) for expelling inert gas towards the first inert gas container (40) to form an air curtain to restrict ambient air from entering the third inert gas container (80).

    摘要翻译： 芯片接合装置（10）包括具有第一惰性气体浓度的第一惰性气体容器（40）和封闭在第一惰性气体容器（40）内的第二惰性气体浓度的第二惰性气体容器（50）。 第二惰性气体浓度高于第一惰性气体浓度。 芯片接合装置（10）还包括位于第二惰性气体容器（50）中的用于接收用于接合的模具（24）的接合头（52）和具有惰性气体环境的第三惰性气体容器（80） 与第一和第二惰性气体容器（40,50）分离，并且其中基板（26）可定位用于管芯接合。 接合头（52）可操作以使模具（24）在第二惰性气体容器（50）内的第一位置和第三惰性气体容器（80）内的第二位置之间移动，以将模具（24）接合到 基板（26）位于第三惰性气体容器（80）中。 第三惰性气体容器（80）可以包括由侧壁上的壁（62）包围的结合台（60）的一部分，底部上的结合台基座（66）和第一惰性气体容器（40） ）底板（42）。 接合台（60）可移动以接收待处理的基板（26）并在第一惰性气体容器（40）的下方。 结合阶段壁（62）可以包括多个惰性气体出口（64,68,69），用于朝向第一惰性气体容器（40）排出惰性气体，以形成空气幕，以限制环境空气进入第三惰性气体 容器（80）。