メモリシステム
    24.
    发明专利

    公开(公告)号:JP2022002160A

    公开(公告)日:2022-01-06

    申请号:JP2020144847

    申请日:2020-08-28

    Abstract: 【課題】セル間相互干渉を避け、書き込みバッファの容量を削減し、ビットエラー率の偏りを抑制する。 【解決手段】メモリシステム内のメモリコントローラは、メモリセルにおけるしきい値領域が、第1ビット、第2ビット、第4ビットのデータに応じて、データが消去された消去状態を示す第17のしきい値領域と、第17のしきい値領域よりも電圧レベルが高くデータが書き込まれた書き込み状態を示す第18乃至第24のしきい値領域のいずれかのしきい値領域となるように第1プログラムを不揮発性メモリに行わせ、メモリセルにおけるしきい値領域が、第3ビットのデータに応じて、第17乃至第24のしきい値領域のうちいずれかのしきい値領域から第1乃至第16のしきい値領域のうちの2個のしきい値領域内のいずれかのしきい値領域となるように第2プログラムを不揮発性メモリに行わせ、第2プログラムを不揮発性メモリに行わせる場合に、第2ビットのデータと第3ビットのデータとを不揮発性メモリへ入力する。 【選択図】図1

    半導体記憶装置
    25.
    发明专利

    公开(公告)号:JP2021150408A

    公开(公告)日:2021-09-27

    申请号:JP2020047000

    申请日:2020-03-17

    Inventor: 吉水 康人

    Abstract: 【課題】好適に製造可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第1方向において半導体基板と離間して設けられ、第1方向と交差する第2方向に延伸する第1導電層と、第1方向に延伸し、第1導電層と対向する第1半導体層と、第1方向に延伸し、第1方向の一端において第1導電層に接続された第1コンタクトと、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられた第1絶縁層と、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられ、第2方向における位置が第1絶縁層と異なる第2絶縁層と、を備える。 【選択図】図10

    半導体記憶装置
    26.
    发明专利

    公开(公告)号:JP2021149986A

    公开(公告)日:2021-09-27

    申请号:JP2020047946

    申请日:2020-03-18

    Inventor: 李 旭

    Abstract: 【課題】動作の性能とメモリセルの信頼性を向上させることができる半導体記憶装置を提供する。 【解決手段】メモリセルアレイ21と、ウェル領域への印加電圧を制御するCPWELL電圧制御回路37と、ソース線CELSRCへの印加電圧を制御するCELSRC電圧制御回路36と備える。データを書き込む前に、セレクトゲート線SGSとワード線WLに接続されたトランジスタを第1タイミングでオンにし、第2タイミングで接地電圧を印加してオフにする。CELSRC電圧制御回路36は、ソース線CELSRCに対して第1タイミングから第2タイミングまでの間の第3タイミングにおいて第1電圧を印加し、CPWELL電圧制御回路37は、ウェル領域に対して第3タイミングから第2タイミングまでの間の第4タイミングにおいて第1電圧を印加し、第4タイミングより後の第5タイミングにおいて接地電圧を印加する。 【選択図】図7

    再構成可能階層積層型論理回路
    29.
    发明专利

    公开(公告)号:JP2021035034A

    公开(公告)日:2021-03-01

    申请号:JP2019165757

    申请日:2019-08-26

    Applicant: 渡辺 重佳

    Inventor: 渡辺 重佳

    Abstract: 【課題】 [0036] 平面パターン上に形成した従来の全加算器では、ショートチャネル効果等によるムーアの法則の限界後も継続して全加算器の低コスト化を実現する手段は現状では存在しない。 【解決手段】 [0037] 多段積層縦型トランジスタ構造を用いた積層型Fe−FETを直列に接続して実現した再構成可能階層積層型論理回路において、組み合わせ回路部分の上に前記組み合わせ回路の演算結果を記憶するメモリを積層し、複数種類の演算を演算結果を同一組み合わせ回路部分のゲートにフィードバックせずに実現する。これにより、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続して論理回路の低コスト化を実現する手段を提供することが可能になる。 【選択図】図1

    不揮発性メモリ装置および不揮発性メモリ装置のプログラム方法

    公开(公告)号:JP2021018829A

    公开(公告)日:2021-02-15

    申请号:JP2020113455

    申请日:2020-06-30

    Abstract: 【課題】 不揮発性メモリ装置およびそのプログラム方法が提供される。 【解決手段】 不揮発性メモリ装置のプログラム方法は、複数のメモリセルに接続されており、選ばれたワード線に段階的にその電圧レベルが変更されるプログラムワード線電圧を印加し、プログラムワード線電圧が選ばれたワード線に印加される間に、複数の第1メモリセルに接続された第1ビット線にプログラムビット線電圧を印加することを含む。プログラムビット線電圧は、第1区間において、複数の第1メモリセルがプログラムされないようにするプログラム禁止電圧レベルと、複数の第1メモリセルがプログラムされるようにするプログラム電圧レベルとの間の第1電圧レベルであり、第1区間に後続する第2区間において、プログラム禁止電圧レベルと、プログラム電圧レベルと、プログラム禁止電圧レベルとプログラム電圧レベルとの間の第2電圧レベルのうちいずれか一つの電圧レベルである。 【選択図】 図5

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