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公开(公告)号:JP6343721B2
公开(公告)日:2018-06-13
申请号:JP2017538649
申请日:2016-01-21
Inventor: ヤン ジェン−ウェイ , チェン チュン−ミン , ウ マン−タン , チョウ フェン , リウ シャン , ス チエン−シェン , ドー ニャン
IPC: H01L27/11546 , H01L27/11526 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11521 , H01L27/11524 , H01L27/11529 , H01L27/11531
CPC classification number: H01L27/11524 , H01L21/28273 , H01L21/30604 , H01L27/11536 , H01L29/42328 , H01L29/66545 , H01L29/66825 , H01L29/7881
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公开(公告)号:JP2018503263A
公开(公告)日:2018-02-01
申请号:JP2017538649
申请日:2016-01-21
Inventor: ヤン ジェン−ウェイ , チェン チュン−ミン , ウ マン−タン , チョウ フェン , リウ シャン , ス チエン−シェン , ドー ニャン
IPC: H01L27/11531 , H01L21/336 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529 , H01L27/11546 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11524 , H01L21/28273 , H01L21/30604 , H01L27/11536 , H01L29/42328 , H01L29/66545 , H01L29/66825 , H01L29/7881
Abstract: 間にチャネル領域を有する、離間された第1の領域及び第2の領域を形成することと、チャネル領域の第1の部分の上にそこから絶縁された浮遊ゲートを形成することと、浮遊ゲート上にそこから絶縁された制御ゲートを形成することと、第1の領域上にそこから絶縁された消去ゲートを形成することと、チャネル領域の第2の部分上にそこから絶縁された選択ゲートを形成することと、によって、メモリデバイスを形成する方法。浮遊ゲートを形成することは、基板上に第1の絶縁層を形成することと、第1の絶縁層上に第1の導電層を形成することと、第1の導電層を通る第1のトレンチ及び第2のトレンチを形成するために2つの別個のエッチングを実行することと、を含む。第1のトレンチにおける第1の導電層の側壁は負勾配を有し、第2のトレンチにおける第1の導電層の側壁は垂直である。
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公开(公告)号:JP2017220680A
公开(公告)日:2017-12-14
申请号:JP2017162930
申请日:2017-08-28
Applicant: 株式会社半導体エネルギー研究所
IPC: H01L27/108 , H01L27/1156 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/28 , H01L29/417 , H01L29/423 , H01L29/49 , H01L21/8239 , H01L27/105 , H01L27/11531 , H01L27/11526 , H01L29/786 , H01L21/8242
CPC classification number: H01L27/124 , G11C16/0433 , H01L27/11521 , H01L27/11526 , H01L27/1156 , H01L27/12 , H01L27/1225 , H01L28/40
Abstract: 【課題】半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路の面 積を縮小する。 【解決手段】少なくとも第1の半導体素子を有する素子形成層と、素子形成層上に設けら れた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介して第1の配線と重 畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と、は、第2の半導 体素子を構成し、第1の配線と、第2の配線と、は、同電位が供給される配線である半導 体装置である。 【選択図】図1
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公开(公告)号:JP2022002160A
公开(公告)日:2022-01-06
申请号:JP2020144847
申请日:2020-08-28
Applicant: キオクシア株式会社
IPC: G06F12/00 , G11C16/04 , G11C16/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11582 , H01L27/11573 , H01L27/11556 , H01L27/11526 , G11C11/56
Abstract: 【課題】セル間相互干渉を避け、書き込みバッファの容量を削減し、ビットエラー率の偏りを抑制する。 【解決手段】メモリシステム内のメモリコントローラは、メモリセルにおけるしきい値領域が、第1ビット、第2ビット、第4ビットのデータに応じて、データが消去された消去状態を示す第17のしきい値領域と、第17のしきい値領域よりも電圧レベルが高くデータが書き込まれた書き込み状態を示す第18乃至第24のしきい値領域のいずれかのしきい値領域となるように第1プログラムを不揮発性メモリに行わせ、メモリセルにおけるしきい値領域が、第3ビットのデータに応じて、第17乃至第24のしきい値領域のうちいずれかのしきい値領域から第1乃至第16のしきい値領域のうちの2個のしきい値領域内のいずれかのしきい値領域となるように第2プログラムを不揮発性メモリに行わせ、第2プログラムを不揮発性メモリに行わせる場合に、第2ビットのデータと第3ビットのデータとを不揮発性メモリへ入力する。 【選択図】図1
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公开(公告)号:JP2021150408A
公开(公告)日:2021-09-27
申请号:JP2020047000
申请日:2020-03-17
Applicant: キオクシア株式会社
Inventor: 吉水 康人
IPC: H01L27/11556 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11573 , H01L27/11526 , H01L21/768 , H01L23/522 , H01L27/11582
Abstract: 【課題】好適に製造可能な半導体記憶装置を提供する。 【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第1方向において半導体基板と離間して設けられ、第1方向と交差する第2方向に延伸する第1導電層と、第1方向に延伸し、第1導電層と対向する第1半導体層と、第1方向に延伸し、第1方向の一端において第1導電層に接続された第1コンタクトと、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられた第1絶縁層と、第1方向に延伸し、第1方向から見て第1コンタクトと重なる位置に設けられ、第2方向における位置が第1絶縁層と異なる第2絶縁層と、を備える。 【選択図】図10
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公开(公告)号:JP2021149986A
公开(公告)日:2021-09-27
申请号:JP2020047946
申请日:2020-03-18
Applicant: キオクシア株式会社
Inventor: 李 旭
IPC: H01L27/11582 , H01L27/11573 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11556 , H01L27/11526 , G11C16/04 , G11C16/10 , G11C16/32 , G11C16/08
Abstract: 【課題】動作の性能とメモリセルの信頼性を向上させることができる半導体記憶装置を提供する。 【解決手段】メモリセルアレイ21と、ウェル領域への印加電圧を制御するCPWELL電圧制御回路37と、ソース線CELSRCへの印加電圧を制御するCELSRC電圧制御回路36と備える。データを書き込む前に、セレクトゲート線SGSとワード線WLに接続されたトランジスタを第1タイミングでオンにし、第2タイミングで接地電圧を印加してオフにする。CELSRC電圧制御回路36は、ソース線CELSRCに対して第1タイミングから第2タイミングまでの間の第3タイミングにおいて第1電圧を印加し、CPWELL電圧制御回路37は、ウェル領域に対して第3タイミングから第2タイミングまでの間の第4タイミングにおいて第1電圧を印加し、第4タイミングより後の第5タイミングにおいて接地電圧を印加する。 【選択図】図7
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公开(公告)号:JP2021141284A
公开(公告)日:2021-09-16
申请号:JP2020040143
申请日:2020-03-09
Applicant: キオクシア株式会社
IPC: H01L27/04 , H01L21/76 , H01L21/8234 , H01L27/06 , H01L21/8238 , H01L27/092 , H01L27/11582 , H01L27/11556 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11573 , H01L27/11526 , H01L21/822
Abstract: 【課題】精度や信頼性に優れた抵抗素子を容易に得ることが可能な半導体装置を提供する。 【解決手段】実施形態に係る半導体装置は、第1の表面部分11及び第1の表面部分よりも低く位置する第2の表面部分12を含む主面を有する半導体基板10と、第2の表面部分上に設けられた部分を含む第1の絶縁層21aと、第1の絶縁層上に設けられ、第2の表面部分の上方に設けられた部分を含み且つ抵抗として機能する第1の半導体層22aと、第1の半導体層上に設けられ且つ第2の表面部分の上方に設けられた第2の絶縁層23aとを含む抵抗素子100aとを備える。 【選択図】図1
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公开(公告)号:JP2021048230A
公开(公告)日:2021-03-25
申请号:JP2019169371
申请日:2019-09-18
Applicant: キオクシア株式会社
IPC: H01L27/11582 , H01L27/11556 , H01L21/336 , H01L29/788 , H01L29/792 , G11C5/02 , H01L27/11526 , H01L27/11573
Abstract: 【課題】半導体記憶装置における動作の信頼性を向上させる。 【解決手段】実施形態の半導体記憶装置は、基板の上方に設けられたメモリセルと、基板とメモリセルとの間に設けられ、メモリセルに供給される高電圧を生成する高電圧生成回路26−1と、基板とメモリセルとの間に設けられ、前記高電圧を生成し、高電圧生成回路26−1と等価な回路構成を有する高電圧生成回路26−2とを備える。 【選択図】図8
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公开(公告)号:JP2021035034A
公开(公告)日:2021-03-01
申请号:JP2019165757
申请日:2019-08-26
Applicant: 渡辺 重佳
Inventor: 渡辺 重佳
IPC: H01L21/82 , H01L21/8234 , H01L27/088 , H01L27/11597 , H01L27/11582 , H01L27/11556 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11592 , H01L27/11526 , H01L27/11531 , H03K19/17724
Abstract: 【課題】 [0036] 平面パターン上に形成した従来の全加算器では、ショートチャネル効果等によるムーアの法則の限界後も継続して全加算器の低コスト化を実現する手段は現状では存在しない。 【解決手段】 [0037] 多段積層縦型トランジスタ構造を用いた積層型Fe−FETを直列に接続して実現した再構成可能階層積層型論理回路において、組み合わせ回路部分の上に前記組み合わせ回路の演算結果を記憶するメモリを積層し、複数種類の演算を演算結果を同一組み合わせ回路部分のゲートにフィードバックせずに実現する。これにより、大容量積層型NANDメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続して論理回路の低コスト化を実現する手段を提供することが可能になる。 【選択図】図1
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公开(公告)号:JP2021018829A
公开(公告)日:2021-02-15
申请号:JP2020113455
申请日:2020-06-30
Applicant: 三星電子株式会社 , Samsung Electronics Co.,Ltd.
IPC: G11C16/04 , G11C16/08 , H01L27/11582 , H01L27/11573 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11556 , H01L27/11526 , G11C16/10
Abstract: 【課題】 不揮発性メモリ装置およびそのプログラム方法が提供される。 【解決手段】 不揮発性メモリ装置のプログラム方法は、複数のメモリセルに接続されており、選ばれたワード線に段階的にその電圧レベルが変更されるプログラムワード線電圧を印加し、プログラムワード線電圧が選ばれたワード線に印加される間に、複数の第1メモリセルに接続された第1ビット線にプログラムビット線電圧を印加することを含む。プログラムビット線電圧は、第1区間において、複数の第1メモリセルがプログラムされないようにするプログラム禁止電圧レベルと、複数の第1メモリセルがプログラムされるようにするプログラム電圧レベルとの間の第1電圧レベルであり、第1区間に後続する第2区間において、プログラム禁止電圧レベルと、プログラム電圧レベルと、プログラム禁止電圧レベルとプログラム電圧レベルとの間の第2電圧レベルのうちいずれか一つの電圧レベルである。 【選択図】 図5
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