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    矽晶圓的研磨方法以及矽晶圓 METHOD FOR POLISHING SILICON WAFER AND SILICON WAFER
    2.
    发明专利
    矽晶圓的研磨方法以及矽晶圓 METHOD FOR POLISHING SILICON WAFER AND SILICON WAFER 审中-公开
    硅晶圆的研磨方法以及硅晶圆 METHOD FOR POLISHING SILICON WAFER AND SILICON WAFER

    公开(公告)号：TW201108316A

    公开(公告)日：2011-03-01

    申请号：TW099117428

    申请日：2010-05-31

    申请人： 勝高股份有限公司

    发明人： 松田脩平 ,  岩下哲郎 ,  谷本龍一 ,  多久島武 ,  加藤健夫

    IPC分类号： H01L

    CPC分类号： H01L21/02024 ,  B24B37/044 ,  C09G1/02 ,  Y10S438/959

    摘要： 本發明的目的在於提供一種矽晶圓的研磨方法以及經研磨的矽晶圓,該矽晶圓的研磨方法與先前的研磨方法同樣地,可實現高平坦度,而且可抑制由於研磨液中所含的物質殘存於晶圓表面而引起的缺陷的產生。該矽晶圓的研磨方法是將含有研磨粒的研磨液供給至研磨墊的表面,並使上述研磨墊相對於矽晶圓而相對地滑動,藉此來對矽晶圓的表面進行研磨,該矽晶圓的研磨方法的特徵在於:上述研磨液中所含的研磨粒的數量為5�1013個/cm3以下。

    简体摘要： 本发明的目的在于提供一种硅晶圆的研磨方法以及经研磨的硅晶圆,该硅晶圆的研磨方法与先前的研磨方法同样地,可实现高平坦度,而且可抑制由于研磨液中所含的物质残存于晶圆表面而引起的缺陷的产生。该硅晶圆的研磨方法是将含有研磨粒的研磨液供给至研磨垫的表面,并使上述研磨垫相对于硅晶圆而相对地滑动,借此来对硅晶圆的表面进行研磨,该硅晶圆的研磨方法的特征在于:上述研磨液中所含的研磨粒的数量为5�1013个/cm3以下。

    載具內半導體晶圓雙面拋光之方法、載具及由該方法所製造之半導體晶圓 METHOD FOR MACHINING A SEMICONDUCTOR WAFER ON BOTH SIDES IN A CARRIER, CARRIER AND A SEMICONDUCTOR WAFER PRODUCED BY THE METHOD
    3.
    发明专利
    載具內半導體晶圓雙面拋光之方法、載具及由該方法所製造之半導體晶圓 METHOD FOR MACHINING A SEMICONDUCTOR WAFER ON BOTH SIDES IN A CARRIER, CARRIER AND A SEMICONDUCTOR WAFER PRODUCED BY THE METHOD 有权
    载具内半导体晶圆双面抛光之方法、载具及由该方法所制造之半导体晶圆 METHOD FOR MACHINING A SEMICONDUCTOR WAFER ON BOTH SIDES IN A CARRIER, CARRIER AND A SEMICONDUCTOR WAFER PRODUCED BY THE METHOD

    公开(公告)号：TWI330866B

    公开(公告)日：2010-09-21

    申请号：TW095126442

    申请日：2006-07-19

    申请人： 世創電子材料公司

    发明人： 呂帝格 西謀奇 ,  湯瑪斯 布希哈特 ,  蓋爾哈德 海爾 ,  吉斗 文斯基

    IPC分类号： H01L ,  B24B

    CPC分类号： B24B37/28 ,  Y10S438/959

    摘要： 本發明包括雙面機械加工一半導體晶圓所用之方法及載具(carrier)，其中該半導體晶圓係定位在該載具之切割框內，並藉同時移除該半導體晶圓正面及背面之材料，將該半導體晶圓之厚度減至一標的厚度。在該方法中，係將該半導體晶圓機械加工至較一載具主體(carrier body)薄且較一用以襯墊該載具內之切割框以保護該半導體晶圓之嵌體厚。該載具之特徵是：於該半導體晶圓之整個機械加工期間，該載具主體及該嵌體具有不同之厚度且該載具主體係較該嵌體厚，其厚度差達20至70微米。本發明之另一內容係一雙面業經拋光之半導體晶圓，該晶圓具有一正面、一背面、一邊緣以及一正面上之局部平整度(以區分地段前側區分地段最小平方範圍值SFQRmax表示之)：在邊緣除外範圍為R-2公厘處係低於50奈米及在邊緣除外範圍為R-1公厘處係低於115奈米，且係以區分地段面積為26×8公厘之長方格為基準。

    简体摘要： 本发明包括双面机械加工一半导体晶圆所用之方法及载具(carrier)，其中该半导体晶圆系定位在该载具之切割框内，并藉同时移除该半导体晶圆正面及背面之材料，将该半导体晶圆之厚度减至一标的厚度。在该方法中，系将该半导体晶圆机械加工至较一载具主体(carrier body)薄且较一用以衬垫该载具内之切割框以保护该半导体晶圆之嵌体厚。该载具之特征是：于该半导体晶圆之整个机械加工期间，该载具主体及该嵌体具有不同之厚度且该载具主体系较该嵌体厚，其厚度差达20至70微米。本发明之另一内容系一双面业经抛光之半导体晶圆，该晶圆具有一正面、一背面、一边缘以及一正面上之局部平整度(以区分地段前侧区分地段最小平方范围值SFQRmax表示之)：在边缘除外范围为R-2公厘处系低于50奈米及在边缘除外范围为R-1公厘处系低于115奈米，且系以区分地段面积为26×8公厘之长方格为基准。

    塗敷磊晶之矽晶圓及其製法 EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS
    5.
    发明专利
    塗敷磊晶之矽晶圓及其製法 EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS 审中-公开
    涂敷磊晶之硅晶圆及其制法 EPITAXIALLY COATED SILICON WAFER AND METHOD FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS

    公开(公告)号：TW200713448A

    公开(公告)日：2007-04-01

    申请号：TW095134859

    申请日：2006-09-20

    申请人： 世創電子材料公司 SILTRONIC AG

    发明人： 萊茵哈德‧蕭爾 REINHARD SCHAUER ,  托爾斯頓‧席奈彭西培爾博士 DR. THORSTEN SCHNEPPENSIEPER

    IPC分类号： H01L

    CPC分类号： C30B25/12 ,  C30B25/02 ,  C30B29/06 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02658 ,  Y10S438/959

    摘要： 本發明之內容係一種用以製造塗敷磊晶之矽晶圓之方法,其中,提供許多至少正面業經拋過光之矽晶圓及依次在磊晶反應器內逐步個別塗敷,其中,所提供之各個矽晶圓放在磊晶反應器內之晶座上,第一步,於氫環境(氣氛)中施以預處理,及第二步,將蝕刻介質加入該氫環境(氣氛)內,隨後在拋過光之正面上塗敷磊晶,並將其自磊晶反應器移走,其中在塗敷磊晶一特定次數之後,將該晶座施以蝕刻處理,並在該蝕刻處理之後,將該晶座施以親水化。再者,本發明之另一內容係一種矽晶圓,該矽晶圓具有正面及背面,至少其正面業經拋過光且至少其正面上塗敷磊晶層,相對於該塗敷過之矽晶圓正面上、尺寸為26�8平方公厘、測試窗口之一個區域網格部分區域之至少99%及2公厘周邊除外範圍,該矽晶圓之最大局部平面度SFQRmax為0.01微米至0.035微米。

    简体摘要： 本发明之内容系一种用以制造涂敷磊晶之硅晶圆之方法,其中,提供许多至少正面业经抛过光之硅晶圆及依次在磊晶反应器内逐步个别涂敷,其中,所提供之各个硅晶圆放在磊晶反应器内之晶座上,第一步,于氢环境(气氛)中施以预处理,及第二步,将蚀刻介质加入该氢环境(气氛)内,随后在抛过光之正面上涂敷磊晶,并将其自磊晶反应器移走,其中在涂敷磊晶一特定次数之后,将该晶座施以蚀刻处理,并在该蚀刻处理之后,将该晶座施以亲水化。再者,本发明之另一内容系一种硅晶圆,该硅晶圆具有正面及背面,至少其正面业经抛过光且至少其正面上涂敷磊晶层,相对于该涂敷过之硅晶圆正面上、尺寸为26�8平方公厘、测试窗口之一个局域网格部分区域之至少99%及2公厘周边除外范围,该硅晶圆之最大局部平面度SFQRmax为0.01微米至0.035微米。

    研磨墊及研磨裝置
    7.
    发明专利
    研磨墊及研磨裝置 失效
    研磨垫及研磨设备

    公开(公告)号：TW440947B

    公开(公告)日：2001-06-16

    申请号：TW088119478

    申请日：1999-11-08

    申请人： 東麗股份有限公司

    发明人： 城邦恭 ,  南口尚士 ,  岡 哲雄

    IPC分类号： H01L

    CPC分类号： B24B37/24 ,  Y10S438/959

    摘要： 本案發明係關於將微膠A硬度80度以上的研磨層和體積彈性係數40MPa以上而且拉伸彈性係數O.1MPa以上20 MPa以下具有緩衝層為其特徵的研磨墊，及半導體基板固定於研磨頭，將該研磨墊固定於研磨平台以便研磨層和半導體基板對向，使前述研磨頭或研磨平台或其雙方回轉研磨前述半導體基板為其特徵的研磨裝置。
    依本案發明，將形成於半導體基板上的絕緣層或金屬配線的表面依研磨使光滑為在機械的平坦化過程使用的研磨裝置或研磨墊，半導體基板全面被均勻平坦化而且可達成至晶片緣附近的均勻研磨，並且以壓磨板轉速高的條件可提供謀求均勻性和平坦性兩立的技術。

    简体摘要： 本案发明系关于将微胶A硬度80度以上的研磨层和体积弹性系数40MPa以上而且拉伸弹性系数O.1MPa以上20 MPa以下具有缓冲层为其特征的研磨垫，及半导体基板固定于研磨头，将该研磨垫固定于研磨平台以便研磨层和半导体基板对向，使前述研磨头或研磨平台或其双方回转研磨前述半导体基板为其特征的研磨设备。 依本案发明，将形成于半导体基板上的绝缘层或金属配线的表面依研磨使光滑为在机械的平坦化过程使用的研磨设备或研磨垫，半导体基板全面被均匀平坦化而且可达成至芯片缘附近的均匀研磨，并且以压磨板转速高的条件可提供谋求均匀性和平坦性两立的技术。

    ＳＯＮＯＳ記憶單元之互補位元干擾改良及充電改良用之袋型佈植 POCKET IMPLANT FOR COMPLEMENTARY BIT DISTURB IMPROVEMENT AND CHARGING IMPROVEMENT OF SONOS MEMORY CELL
    8.
    发明专利
    ＳＯＮＯＳ記憶單元之互補位元干擾改良及充電改良用之袋型佈植 POCKET IMPLANT FOR COMPLEMENTARY BIT DISTURB IMPROVEMENT AND CHARGING IMPROVEMENT OF SONOS MEMORY CELL 有权
    ＳＯＮＯＳ记忆单元之互补比特干扰改良及充电改良用之袋型布植 POCKET IMPLANT FOR COMPLEMENTARY BIT DISTURB IMPROVEMENT AND CHARGING IMPROVEMENT OF SONOS MEMORY CELL

    公开(公告)号：TWI357113B

    公开(公告)日：2012-01-21

    申请号：TW094100443

    申请日：2005-01-07

    申请人： 史班遜有限公司

    发明人： 林古尼斯 艾瑪龍H ,  黃雅正(艾倫) ,  哈戴德 塞門 ,  藍道夫 馬可W ,  萊姆斯班 馬可T ,  馬利可 馬堤洛西恩 艾斯赫特 ,  洛尼恩 艾得伍德F ,  何誼

    IPC分类号： H01L

    CPC分类号： H01L27/11568 ,  H01L21/26586 ,  H01L27/115 ,  H01L29/1083 ,  H01L29/66833 ,  Y10S438/959

    摘要： 本發明揭示了一種形成至少一部分之雙位元記憶體核心陣列的技術。開始時，在基材(602)上形成部分電荷困陷介質層(608)，且在該電荷困陷介質層(608)的該部分上形成光阻(614)。在該光阻(614)中產生圖樣，且在一角度下執行袋型佈植(630)，以便在該基材(602)內建立若干袋型佈植區(620)。然後執行位元線佈值(634)，以便在該基材(602)內建立若干埋入位元線(640)。然後去除產生圖樣的光阻，並形成該電荷困陷介質層(608)的其餘部分。在該電荷困陷介質層的該其餘部分之上形成字線材料(660)，並在該字線材料(660)中產生圖樣，以便在該等位元線(640)之上形成若干字線(662)。除了其他的功能之外，該等袋型佈植區(620)係用來減輕可能因半導體微縮而產生的互補位元干擾(CBD)。因此，可藉由本說明書中述及的本發明之觀念，而將半導體裝置作得更小，且可得到更高的電路集積密度。

    简体摘要： 本发明揭示了一种形成至少一部分之双比特内存内核数组的技术。开始时，在基材(602)上形成部分电荷困陷介质层(608)，且在该电荷困陷介质层(608)的该部分上形成光阻(614)。在该光阻(614)中产生图样，且在一角度下运行袋型布植(630)，以便在该基材(602)内置立若干袋型布植区(620)。然后运行比特线布值(634)，以便在该基材(602)内置立若干埋入比特线(640)。然后去除产生图样的光阻，并形成该电荷困陷介质层(608)的其余部分。在该电荷困陷介质层的该其余部分之上形成字线材料(660)，并在该字线材料(660)中产生图样，以便在该等比特线(640)之上形成若干字线(662)。除了其他的功能之外，该等袋型布植区(620)系用来减轻可能因半导体微缩而产生的互补比特干扰(CBD)。因此，可借由本说明书中述及的本发明之观念，而将半导体设备作得更小，且可得到更高的电路集积密度。