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    Semiconductor memory device with address transition detection and timing control
    4.
    发明授权
    Semiconductor memory device with address transition detection and timing control 失效
    具有地址转换检测和定时控制的半导体存储器件

    公开(公告)号：US4843596A

    公开(公告)日：1989-06-27

    申请号：US124554

    申请日：1987-11-24

    申请人： Hideshi Miyatake ,  Masaki Kumanoya ,  Hideto Hidaka ,  Yasuhiro Konishi ,  Katsumi Dosaka ,  Hiroyuki Yamasaki ,  Masaki Shimoda ,  Yuto Ikeda ,  Kazuhiro Tsukamoto

    发明人： Hideshi Miyatake ,  Masaki Kumanoya ,  Hideto Hidaka ,  Yasuhiro Konishi ,  Katsumi Dosaka ,  Hiroyuki Yamasaki ,  Masaki Shimoda ,  Yuto Ikeda ,  Kazuhiro Tsukamoto

    IPC分类号： G11C11/401 ,  G11C7/22 ,  G11C8/18

    CPC分类号： G11C8/18 ,  G11C7/22

    摘要： A novel semiconductor memory device includes an address detection circuit that produces a short-width pulse in response to the detection of an address change. A column decoder-activating signal generator detects the start of the short-width pulse and in response generates a column decoder-activating signal. A second detection circuit detects the conclusion of the short-width pulse and generates a second pulse that triggers a preamplifier-activating signal that activates a preamplifier and latches the data that is present on the input/output line. A reset signal generator produces a reset signal to deactivate the column decoder-activating signal and to delay the preamplifier-activating signal. The preamplifier-activating signal generator and the reset signal generator are reset while the first pulse is output.

    摘要翻译： 一种新颖的半导体存储器件包括响应于地址变化的检测而产生短宽度脉冲的地址检测电路。 列解码器激活信号发生器检测短宽度脉冲的开始，并且响应于产生列解码器激活信号。 第二检测电路检测短宽度脉冲的结论，并产生触发前置放大器激活信号的第二脉冲，其激活前置放大器并锁存输入/输出线上存在的数据。 复位信号发生器产生复位信号以停用列解码器激活信号并延迟前置放大器激活信号。 当输出第一个脉冲时，前置放大器激活信号发生器和复位信号发生器被复位。

    Semiconductor memory device
    7.
    发明授权
    Semiconductor memory device 失效
    半导体存储器件

    公开(公告)号：US4730320A

    公开(公告)日：1988-03-08

    申请号：US825869

    申请日：1986-02-04

    申请人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Tsutomu Yoshihara

    发明人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka ,  Tsutomu Yoshihara

    IPC分类号： G06F11/10 ,  G06F11/267

    CPC分类号： G06F11/2215 ,  G06F11/1008 ,  G06F11/1076

    摘要： A semiconductor memory device comprises a data input switching circuit (20) connected between the output side of a write check bit generating circuit (2) and the input side of a check bit memory cell array (32), a data output switching circuit (30) connected to the input side of an address decoder (9), and an address switching circuit (10) connected to the output side of the address decoder (9). When a test mode is entered, the data input switching circuit (2), data output switching circuit (30) and address switching circuit (10) connect a data input signal line (l), data output signal line (m) and address signal line (n), respectively, to the check bit memory cell array (32), enabling the check bit memory cell array (32) to be accessed from the outside.

    摘要翻译： 半导体存储器件包括连接在写入校验位产生电路（2）的输出侧和校验位存储单元阵列（32）的输入侧之间的数据输入切换电路（20），数据输出切换电路（30） ）和连接到地址解码器（9）的输出侧的地址切换电路（10）。 当输入测试模式时，数据输入切换电路（2），数据输出切换电路（30）和地址切换电路（10）连接数据输入信号线（l），数据输出信号线（m）和地址信号 （n）分配给校验位存储单元阵列（32），从而能够从外部访问校验位存储单元阵列（32）。

    Semiconductor memory device
    9.
    发明授权
    Semiconductor memory device 失效
    半导体存储器件

    公开(公告)号：US4760559A

    公开(公告)日：1988-07-26

    申请号：US883311

    申请日：1986-07-08

    申请人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka

    发明人： Hideto Hidaka ,  Kazuyasu Fujishima ,  Masaki Kumanoya ,  Hideshi Miyatake ,  Katsumi Dosaka

    IPC分类号： G11C11/407 ,  G11C11/408 ,  G11C7/00

    CPC分类号： G11C11/4085

    摘要： A dynamic type MOS-RAM constructed of folded type bit lines and having sense operation cycles for amplifying potential difference appearing on respective pairs of bit lines after selection of a word line and restore operation cycles for further amplifying the potential difference on the pairs of bit lines after the sense operation cycles, wherein non-selected word lines are completely brought into electrically floating states in intervals including the sense operation cycles and the restore operation cycles.

    摘要翻译： 由折叠型位线构成的具有读出操作周期的动态型MOS-RAM，用于放大在选择字线之后出现在各对位线上的电位差，并且还原操作周期用于进一步放大位线对上的电位差 在感测操作周期之后，其中未选择的字线在包括感测操作周期和恢复操作周期的间隔中完全进入电浮动状态。

    Semiconductor memory
    10.
    发明授权
    Semiconductor memory 失效
    半导体存储器

    公开(公告)号：US4692901A

    公开(公告)日：1987-09-08

    申请号：US762632

    申请日：1985-08-05

    申请人： Masaki Kumanoya ,  Kazuyasu Fujishima ,  Hideshi Miyatake ,  Hideto Hidaka ,  Katsumi Dosaka ,  Yasumasa Nishimura

    发明人： Masaki Kumanoya ,  Kazuyasu Fujishima ,  Hideshi Miyatake ,  Hideto Hidaka ,  Katsumi Dosaka ,  Yasumasa Nishimura

    IPC分类号： G11C29/34 ,  G11C7/00

    CPC分类号： G11C29/34

    摘要： A semiconductor memory comprises memory cells (15-18, 27-30), a data writing terminal (1), a data readout terminal (48), transistors (3-10, 35-42), address signal input terminals (23-26), subdecode signal input terminals (43-46), driving signal generating circuits (49-52), parallel readout circuits (79-82) and test mode switching signal input terminal (53, 88). In writing of function test data for the memory cells, the driving signal generating circuits turn all of the transistors (3-10) on in response to a test mode switching signal with no regard to address signals, thereby to simultaneously write data in the memory cells (15-18). Further, in readout of the function test data for the memory cells, the parallel readout circuits read the storage contents of the memory cells (27-30) storing the test data in response to a test mode switching signal with no regard to subdecode signals. Logic circuit means (90, 91, 94) may be provided to output logical value corresponding to the test data stored in the memory cells when all of the logical values of the test data are at the same level.

    摘要翻译： 半导体存储器包括存储单元（15-18,27-30），数据写入端（1），数据读出端（48），晶体管（3-10,35-42），地址信号输入端（23- 26），子代码信号输入端子（43-46），驱动信号发生电路（49-52），并行读出电路（79-82）和测试模式切换信号输入端子（53,88）。 在写入存储单元的功能测试数据时，驱动信号发生电路响应于测试模式切换信号而使所有晶体管（3-10）响应于地址信号，从而同时将数据写入存储器 细胞（15-18）。 此外，在读出存储单元的功能测试数据时，并行读出电路响应于不考虑子代码信号的测试模式切换信号读取存储测试数据的存储单元（27-30）的存储内容。 可以提供逻辑电路装置（90,91,94）以当测试数据的所有逻辑值处于相同电平时输出与存储在存储单元中的测试数据相对应的逻辑值。