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    Method and system including plural memory controllers and a memory access control bus for accessing a memory device
    1.
    发明授权
    Method and system including plural memory controllers and a memory access control bus for accessing a memory device 有权
    包括多个存储器控制器和用于访问存储器件的存储器访问控制总线的方法和系统

    公开(公告)号：US08495310B2

    公开(公告)日：2013-07-23

    申请号：US12235063

    申请日：2008-09-22

    申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    IPC分类号： G06F13/36 ,  G06F13/16

    CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

    摘要： A system and method utilize a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated with a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, a plurality of memory devices may be arranged in a memory package in a stacked die memory configuration.

    摘要翻译： 系统和方法利用可以经由存储器件的相应端口被多个控制器或处理器核心访问的存储器件。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，多个存储器件可以以堆叠的存储器配置布置在存储器封装中。

    MULTI MASTER DRAM ARCHITECTURE
    2.
    发明申请
    MULTI MASTER DRAM ARCHITECTURE 有权
    多主体DRAM架构

    公开(公告)号：US20100077157A1

    公开(公告)日：2010-03-25

    申请号：US12235063

    申请日：2008-09-22

    申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

    IPC分类号： G06F12/00 ,  G06F13/14

    CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

    摘要： Embodiments of the invention provide a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, the memory device may be a package comprising a plurality of stacked memory dies.

    摘要翻译： 本发明的实施例提供一种存储器件，其可以经由存储器件的相应端口被多个控制器或处理器核存取。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，存储器件可以是包括多个堆叠的存储器管芯的封装。

    Bus Termination System and Method
    7.
    发明申请
    Bus Termination System and Method 有权
    总线终端系统和方法

    公开(公告)号：US20100030934A1

    公开(公告)日：2010-02-04

    申请号：US12185472

    申请日：2008-08-04

    申请人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George Alexander ,  Johannes Stecker

    发明人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George Alexander ,  Johannes Stecker

    IPC分类号： G06F13/38 ,  G06F3/00

    CPC分类号： G06F13/4086

    摘要： A memory system includes a number of integrated circuit chips coupled to a bus. Each of the integrated circuit chips has an input/output node coupled to the bus, the input/output node having a programmable on-die termination resistor. The input/output node of one of the integrated circuit chips is accessed via the bus. The programmable on-die termination resistor of each of the integrated circuit chips is independently set to a termination resistance. The termination resistance is determined by a transaction type and which of the plurality memory devices is being accessed, which information can be transmitted over a separate transmission control bus.

    摘要翻译： 存储器系统包括耦合到总线的多个集成电路芯片。 每个集成电路芯片具有耦合到总线的输入/输出节点，该输入/输出节点具有可编程的片上终端电阻器。 通过总线访问集成电路芯片之一的输入/输出节点。 每个集成电路芯片的可编程片上终端电阻独立地设置为终端电阻。 终端电阻由交易类型和正在被访问的多个存储器件中的哪一个确定，哪些信息可以通过单独的传输控制总线传输。