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    Method and apparatus for implementing non-temporal stores
    2.
    发明授权
    Method and apparatus for implementing non-temporal stores 失效
    用于实施非时间存储的方法和装置

    公开(公告)号：US06205520B1

    公开(公告)日：2001-03-20

    申请号：US09053387

    申请日：1998-03-31

    申请人： Salvador Palanca ,  Vladimir Pentkovski ,  Steve Tsai ,  Subramaniam Maiyuran

    发明人： Salvador Palanca ,  Vladimir Pentkovski ,  Steve Tsai ,  Subramaniam Maiyuran

    IPC分类号： G06F1200

    CPC分类号： G06F9/3824 ,  G06F9/3842 ,  G06F12/0804 ,  G06F12/0888 ,  G06F12/0897

    摘要： A processor is disclosed. The processor includes a decoder to decode instructions and a circuit, in response to a decoded instruction, detects an incoming write back or write through streaming store instruction that misses a cache and allocates a buffer in write combining mode. The circuit, in response to a second decoded instruction, detects either an uncacheable speculative write combining store instruction or a second write back streaming store or write through streaming store instruction that hits the buffer and merges the second decoded instruction with the buffer.

    摘要翻译： 公开了一种处理器。 处理器包括解码器，用于对指令和电路进行解码，响应于解码的指令，通过错过高速缓冲存储器的流存储指令检测进入写回或写入，并以写入合并模式分配缓冲器。 响应于第二解码指令，该电路检测不可缓存的推测写入组合存储指令或第二回写流存储器，或通过命中缓冲器的流存储指令进行写入，并将第二解码指令与缓冲器合并。

    System and method for cache sharing
    3.
    发明授权
    System and method for cache sharing 有权
    用于缓存共享的系统和方法

    公开(公告)号：US06801208B2

    公开(公告)日：2004-10-05

    申请号：US09750750

    申请日：2000-12-27

    申请人： Jagganath Keshava ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Salvador Palanca ,  Hsin-Chu Tsai

    发明人： Jagganath Keshava ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Salvador Palanca ,  Hsin-Chu Tsai

    IPC分类号： G09G536

    CPC分类号： G06F3/14 ,  G06F12/084 ,  G09G5/001 ,  G09G5/393 ,  G09G2330/021 ,  G09G2350/00

    摘要： A system and method for cache sharing. The system is a microprocessor comprising a processor core and a graphics engine, each coupled to a cache memory. The microprocessor also includes a driver to direct how the cache memory is shared by the processor core and the graphics engine. The method comprises receiving a memory request from a graphics application program and determining whether a cache memory that may be shared between a processor core and a cache memory is available to be shared. If the cache memory is available to be shared, a first portion of the cache memory is allocated to the processor core and a second portion of the cache memory is allocated to the graphics engine. The method and microprocessor may be included in a computing device.

    摘要翻译： 一种用于缓存共享的系统和方法。 该系统是包括处理器核心和图形引擎的微处理器，每个耦合到高速缓冲存储器。 微处理器还包括一个驱动程序，用于指示高速缓冲存储器如何由处理器核心和图形引擎共享。 该方法包括从图形应用程序接收存储器请求并确定可以在处理器核心和高速缓冲存储器之间共享的高速缓存存储器是否可共享。 如果高速缓冲存储器可用于共享，则高速缓冲存储器的第一部分被分配给处理器核心，高速缓冲存储器的第二部分被分配给图形引擎。 方法和微处理器可以包括在计算设备中。

    Synchronization of weakly ordered write combining operations using a fencing mechanism
    4.
    发明授权
    Synchronization of weakly ordered write combining operations using a fencing mechanism 失效
    使用栅栏机制同步弱序写入组合操作

    公开(公告)号：US6073210A

    公开(公告)日：2000-06-06

    申请号：US53377

    申请日：1998-03-31

    申请人： Salvador Palanca ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Lance Hacking ,  Roger A. Golliver ,  Shreekant S. Thakkar

    发明人： Salvador Palanca ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Lance Hacking ,  Roger A. Golliver ,  Shreekant S. Thakkar

    IPC分类号： G06F12/08 ,  G06F13/16 ,  G06F13/14 ,  G06F12/00

    CPC分类号： G06F13/1631 ,  G06F12/0802

    摘要： The present invention discloses a method and apparatus for synchronizing weakly ordered write combining operations. A memory controller has a buffer to service memory accesses. A store fence instruction is dispatched to the memory controller. If the buffer contains at least a data written by at least one of the weakly ordered write combining operations prior to the store fence instruction, then the store fence instruction is blocked until a block in the buffer containing the data is globally observed. If the buffer does not contain any data written by at least one of the write combining operations prior to the store fence instruction, then the store fence instruction is accepted by the memory controller.

    摘要翻译： 本发明公开了一种用于使弱顺序的写入组合操作同步的方法和装置。 存储器控制器具有用于服务存储器访问的缓冲器。 存储栏指令被发送到存储器控制器。 如果缓冲区至少包含由存储栏指令之前的弱顺序写入组合操作中的至少一个写入的数据，则存储栅栏指令被阻止，直到包含数据的缓冲区中的块被全局观察到。 如果在存储栏指令之前缓冲器不包含写入组合操作中的至少一个写入的任何数据，则存储器控制器接受存储栅栏指令。

    Shared cache structure for temporal and non-temporal information using indicative bits
    8.
    发明授权
    Shared cache structure for temporal and non-temporal information using indicative bits 失效
    使用指示位的时间和非时间信息的共享缓存结构

    公开(公告)号：US06202129B1

    公开(公告)日：2001-03-13

    申请号：US09053386

    申请日：1998-03-31

    申请人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

    发明人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

    IPC分类号： G06F1200

    CPC分类号： G06F12/0875 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/126

    摘要： A method and system for providing cache memory management. The system comprises a main memory, a processor coupled to the main memory, and at least one cache memory coupled to the processor for caching of data. The at least one cache memory has at least two cache ways, each comprising a plurality of sets. Each of the plurality of sets has a bit which indicates whether one of the at least two cache ways contains non-temporal data. The processor accesses data from one of the main memory or the at least one cache memory.

    摘要翻译： 一种用于提供高速缓存存储器管理的方法和系统。 该系统包括主存储器，耦合到主存储器的处理器以及耦合到处理器的用于数据缓存的至少一个高速缓冲存储器。 至少一个高速缓冲存储器具有至少两个高速缓存路径，每个高速缓存路径包括多个集合。 多个集合中的每一个具有指示所述至少两个高速缓存路径中的一个是否包含非时间数据的位。 处理器从主存储器或至少一个高速缓冲存储器之一访问数据。

    Efficient utilization of write-combining buffers
    9.
    发明授权
    Efficient utilization of write-combining buffers 失效
    高效利用写入组合缓冲区

    公开(公告)号：US06356270B2

    公开(公告)日：2002-03-12

    申请号：US09053231

    申请日：1998-03-31

    申请人： Vladimir Pentkovski ,  Hsien-Cheng E. Hsieh ,  Hsien-Hsin Lee ,  Subramaniam Maiyuran

    发明人： Vladimir Pentkovski ,  Hsien-Cheng E. Hsieh ,  Hsien-Hsin Lee ,  Subramaniam Maiyuran

    IPC分类号： G06T160

    CPC分类号： G06F9/30043 ,  G06F9/3824 ,  G06F12/0875

    摘要： The present invention discloses a method and apparatus method for efficient utilization of write-combining buffers for a sequence of non-temporal stores to scattered locations. The method comprises: converting the sequence of non-temporal stores to stores to intermediate buffers; and grouping the stores to intermediate buffers into consecutive non-temporal stores. The consecutive non-temporal stores correspond to adjacent memory locations in the write-combining buffers.

    摘要翻译： 本发明公开了一种用于对分散位置的非时间存储序列的写合成缓冲器有效利用的方法和装置方法。 该方法包括：将非时间存储序列转换为存储到中间缓冲器; 并将商店分组到中间缓冲器到连续的非时间商店。 连续的非时间存储对应于写合成缓冲器中的相邻存储器位置。

    System and method for error correction in cache units
    10.
    发明授权
    System and method for error correction in cache units 有权
    高速缓存单元纠错系统及方法

    公开(公告)号：US08065555B2

    公开(公告)日：2011-11-22

    申请号：US11363150

    申请日：2006-02-28

    申请人： Subramaniam Maiyuran ,  Varghese George ,  Vladimir Pentkovski ,  Sanjib Sarkar ,  Marina Sherman

    发明人： Subramaniam Maiyuran ,  Varghese George ,  Vladimir Pentkovski ,  Sanjib Sarkar ,  Marina Sherman

    IPC分类号： G06F11/00

    CPC分类号： G06F11/1064

    摘要： A method and a processor may include storing a first set of data in a data array in a cache unit substantially concurrently to reading a second set of data from the data array, and using the second set of data to generate error correction data corresponding to the first set of data. A method or processor may include reading an entry from a cache in a processor and executing two or more error detection mechanisms on the entry substantially concurrently.

    摘要翻译： 方法和处理器可以包括将数据阵列中的第一组数据存储在高速缓存单元中，基本上同时从数据阵列读取第二组数据，并且使用第二组数据来生成对应于 第一组数据。 方法或处理器可以包括从处理器中的高速缓存读取条目，并且基本同时地在条目上执行两个或更多个错误检测机制。