公开(公告)号：US20060054933A1

公开(公告)日：2006-03-16

申请号：US11268098

申请日：2005-11-07

申请人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

发明人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

IPC分类号： H01L27/10

CPC分类号： G11C11/404 ,  G11C2211/4016 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/108 ,  H01L29/7841

摘要： Some embodiments provide a memory cell that includes a body region, a source region and a drain region. The body region is doped with charge carriers of a first type, the source region is disposed in the body region and doped with charge carriers of a second type, and the drain region is disposed in the body region and doped with charge carriers of the second type. The body region and the source region form a first junction, the body region and the drain region form a second junction, and a conductivity of the first junction from the body region to the source region in a case that the first junction is unbiased is substantially less than a conductivity of the second junction from the body region to the drain region in a case that the second junction is unbiased.

公开(公告)号：US20060038543A1

公开(公告)日：2006-02-23

申请号：US10924482

申请日：2004-08-23

申请人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

发明人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

IPC分类号： G05F1/40

CPC分类号： H02M3/1584 ,  H02M2001/0032 ,  Y02B70/16

摘要： DC/DC converters using dynamically adjusted variable size switches are described herein. In one embodiment, a power switch includes multiple switching elements coupled to each other, each of the switching elements independently switching to convert an input voltage to an output voltage of a DC/DC converter, and a duty cycle of the DC/DC converter being determined based on a duty cycle of each of the switching elements. Other methods and apparatuses are also described.

摘要翻译： 本文描述了使用动态调节的可变尺寸开关的DC / DC转换器。 在一个实施例中，功率开关包括彼此耦合的多个开关元件，每个开关元件独立地切换以将输入电压转换为DC / DC转换器的输出电压，并且DC / DC转换器的占空比为 基于每个开关元件的占空比确定。 还描述了其它方法和装置。

公开(公告)号：US20060033553A1

公开(公告)日：2006-02-16

申请号：US10919672

申请日：2004-08-16

申请人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

发明人： Peter Hazucha ,  Sung Moon ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

IPC分类号： G11C5/14

CPC分类号： H02M1/08 ,  H03K4/023

摘要： Stepwise drivers for DC/DC converters are described herein. In one embodiment, a stepwise driver is provided to charge or discharge a gate capacitance of a power switch of a DC/DC converter. In a particular embodiment, a stepwise driver example includes multiple switching elements to sequentially switch to charge a gate capacitance of a power switch of a DC/DC converter from a first voltage to a second voltage in multiple steps. Other methods and apparatuses are also described.

摘要翻译： 本文描述了用于DC / DC转换器的逐步驱动器。 在一个实施例中，提供逐步驱动器以对DC / DC转换器的电源开关的栅极电容进行充电或放电。 在特定实施例中，逐步驱动器示例包括多个开关元件，以顺序切换以将DC / DC转换器的电源开关的栅极电容从多个步骤中的第一电压从第一电压充电到第二电压。 还描述了其它方法和装置。

公开(公告)号：US20060002211A1

公开(公告)日：2006-01-05

申请号：US10881001

申请日：2004-06-30

申请人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu ,  Vivek De

发明人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu ,  Vivek De

IPC分类号： G11C7/00

CPC分类号： G11C11/405

摘要： A two transistor memory cell includes a write transistor and a read transistor. When reading the memory cell, the read transistor is turned on, and a voltage develops on a read bit line.

公开(公告)号：US20050213370A1

公开(公告)日：2005-09-29

申请号：US10810093

申请日：2004-03-26

申请人： Muhammad Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Farhang ,  Gunjan Pandya ,  Vivek De

发明人： Muhammad Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Farhang ,  Gunjan Pandya ,  Vivek De

IPC分类号： G11C11/41 ,  G11C11/419

CPC分类号： G11C11/419

摘要： A SRAM memory cell comprising cross-coupled inverters, each cross-coupled inverter comprising a pull-up transistor, where the pull-up transistors are forward body biased during read operations. Forward body biasing improves the read stability of the memory cell. Other embodiments are described and claimed.

摘要翻译： 一种SRAM存储单元，包括交叉耦合的反相器，每个交叉耦合的反相器包括一个上拉晶体管，其中上拉晶体管在读取操作期间被正向偏置。 正向主体偏置改善了存储单元的读取稳定性。 描述和要求保护其他实施例。

公开(公告)号：US20050146956A1

公开(公告)日：2005-07-07

申请号：US10746148

申请日：2003-12-24

申请人： Dinesh Somasekhar ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu ,  Vivek De

发明人： Dinesh Somasekhar ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu ,  Vivek De

IPC分类号： G11C7/00 ,  G11C7/12

CPC分类号： G11C7/12

摘要： Some embodiments provide pre-charge of a bit-line coupled to a memory cell to a reference voltage using a pre-charge device, discharge of the bit-line based on a value stored by the memory cell, injection during the discharge, of a first current into the bit-line using the pre-charge device, and injection, during the discharge, of a second current into a reference bit-line using a second pre-charge device. Also during the discharge, a difference is sensed between a voltage on the bit-line and a voltage on the reference bit-line.

摘要翻译： 一些实施例使用预充电器件将耦合到存储器单元的位线预充电至参考电压，基于存储器单元存储的值，放电期间的注入，放电期间的位线放电， 使用预充电器件进入位线的第一电流，以及在放电期间使用第二预充电器件将第二电流注入参考位线。 此外，在放电期间，在位线上的电压和参考位线上的电压之间感测到差异。

公开(公告)号：US20050146356A1

公开(公告)日：2005-07-07

申请号：US10749928

申请日：2003-12-29

申请人： Gerhard Schrom ,  Peter Hazucha ,  Jae-Hong Hahn ,  Vivek De

发明人： Gerhard Schrom ,  Peter Hazucha ,  Jae-Hong Hahn ,  Vivek De

IPC分类号： H03K17/691 ,  H03K19/00 ,  H03K19/0175

CPC分类号： H03K17/691 ,  H03K19/0013

摘要： A circuit includes a first driver, a second driver, and a transformer coupled to the first and second driver. In operation, the first driver receives a first signal from a first input port, the second driver receives a time-delayed version of the first signal from a second input port, and the transformer provides provide an output signal to an output port. A method includes receiving a first input signal, receiving a second input signal, and then processing the first input signal and the second input signal. The second input signal is a time-delayed version of the first input signal and the processing of the first input signal and the second input signal generates a half-raised cosine signal.

摘要翻译： 电路包括第一驱动器，第二驱动器和耦合到第一和第二驱动器的变压器。 在操作中，第一驱动器从第一输入端口接收第一信号，第二驱动器从第二输入端口接收第一信号的时间延迟版本，并且变压器向输出端口提供输出信号。 一种方法包括接收第一输入信号，接收第二输入信号，然后处理第一输入信号和第二输入信号。 第二输入信号是第一输入信号的时间延迟版本，第一输入信号和第二输入信号的处理产生半升余弦信号。

公开(公告)号：US20050111255A1

公开(公告)日：2005-05-26

申请号：US10721184

申请日：2003-11-26

申请人： Stephen Tang ,  Ali Keshavarzi ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

发明人： Stephen Tang ,  Ali Keshavarzi ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

IPC分类号： G11C11/404 ,  H01L27/108 ,  G11C11/34

CPC分类号： H01L27/108 ,  G11C11/404

摘要： Embodiments relate to a Floating Body Dynamic Random Access Memory (FBDRAM). The FBDRAM utilizes a purge line to reset a FBDRAM cell, prior to writing data to the FBDRAM cell.

摘要翻译： 实施例涉及浮体动态随机存取存储器（FBDRAM）。 在将数据写入FBDRAM单元之前，FBDRAM利用清除线来复位FBDRAM单元。

公开(公告)号：US6002272A

公开(公告)日：1999-12-14

申请号：US997071

申请日：1997-12-23

申请人： Dinesh Somasekhar ,  Vivek De

发明人： Dinesh Somasekhar ,  Vivek De

IPC分类号： H03K19/096 ,  H03K19/0948

CPC分类号： H03K19/0963

摘要： A domino logic circuit includes a clocked precharge stage coupled to a positive voltage rail with the precharge stage having an input. An evaluation network adapted to receive at least one input is coupled between the precharge stage and a common voltage rail. A static CMOS stage is coupled to the positive voltage rail, and includes an input and an output, the input being coupled to a junction formed by the precharge stage and the evaluation network. A negative voltage rail is coupled to the static CMOS stage to precharge the output negative.

摘要翻译： 多米诺逻辑电路包括与预电压级具有输入的正电压轨耦合的时钟预充电级。 适于接收至少一个输入的评估网络耦合在预充电级和公共电压轨之间。 静态CMOS级耦合到正电压轨，并且包括输入和输出，该输入耦合到由预充电级和评估网形成的结。 负电压轨耦合到静态CMOS级，以预充电输出负极。

公开(公告)号：US20140035617A1

公开(公告)日：2014-02-06

申请号：US13997962

申请日：2012-03-30

申请人： Arijit Raychowdhury ,  James W. Tschanz ,  Vivek De

发明人： Arijit Raychowdhury ,  James W. Tschanz ,  Vivek De

IPC分类号： H03K19/177

CPC分类号： H03K19/17728 ,  G11C11/16 ,  H03K19/177

摘要： Disclosed herein are semiconductor device arrays, such as, Field Programmable Gate Arrays (FPGAs) and Complex Programmable Logic Arrays (CPLAs) that use high-density Spin Transfer Torque (STT)-based memory elements. STT-based memory elements can either be stand-alone FPGAs/CPLAs, or can be embedded in microprocessors and/or digital signal processing (DSP) system-on-chip (SoC) to provide design flexibility for implementing low power, scalable, secure and reconfigurable hardware architecture. Because the configuration is stored on the FPGA/CPLA die itself, the need for loading the configuration from external storage every time is eliminated when the device is powered on. In addition to instant startup, eliminating configuration I/O traffic results in power savings and possible pin count reduction. Security is greatly improved by eliminating the need to store configuration data in an external memory.

摘要翻译： 这里公开了使用基于高密度旋转转矩（STT）的存储器元件的半导体器件阵列，诸如现场可编程门阵列（FPGA）和复数可编程逻辑阵列（CPLAs）。 基于STT的存储器元件可以是独立的FPGA / CPLAs，或者可以嵌入在微处理器和/或数字信号处理（DSP）片上系统（SoC）中，以提供设计灵活性，以实现低功率，可扩展，安全 和可重构硬件架构。 由于配置存储在FPGA / CPLA裸片本身，所以每次在外部存储器上加载配置的需求都将在设备通电时被消除。 除了即时启动，消除配置I / O流量导致节电和可能的引脚数减少。 通过消除将配置数据存储在外部存储器中的需要，安全性大大提高。