公开(公告)号：US4752729A

公开(公告)日：1988-06-21

申请号：US880768

申请日：1986-07-01

申请人： Keith Jackson ,  Jeffrey A. Niehaus

发明人： Keith Jackson ,  Jeffrey A. Niehaus

IPC分类号： G01R31/28 ,  G01R31/317 ,  G01R31/3185 ,  G01R31/02

CPC分类号： G01R31/31701 ,  G01R31/3185

摘要： A test circuit for a VLSI integrated circuit includes interface test circuits (20) which are disposed between a logic circuit (16) an output terminal (14). The interface circuits (20) are each operable to provide a transparent interface between logic circuit (16) and output terminals (14) or force a high logic state on the output, a low logic state on the output or a floating state. A test code circuit (22) is operable to receive two logic signals from pins (24) and (26) external to the IC and determine the state of the test interface circuit (20) such that all test interface circuits (20) operate simultaneously in the same mode.

摘要翻译： 用于VLSI集成电路的测试电路包括设置在逻辑电路（16）和输出端（14）之间的接口测试电路（20）。 接口电路（20）各自可操作以在逻辑电路（16）和输出端子（14）之间提供透明接口，或者在输出上强制高逻辑状态，在输出端或浮置状态下提供低逻辑状态。 测试代码电路（22）可操作以从IC外部的引脚（24）和（26）接收两个逻辑信号，并确定测试接口电路（20）的状态，使得所有测试接口电路（20）同时工作 在同一模式下。

公开(公告)号：US5196787A

公开(公告)日：1993-03-23

申请号：US919071

申请日：1992-07-23

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus

IPC分类号： G01R31/28

CPC分类号： G01R31/2882

摘要： A test circuit (10) is connected to a package pin of an integrated circuit via the first node (16). By setting the voltage on the package pin to a sufficient voltage, the test circuit becomes operable to measure DC characteristics of devices in the test circuit. The DC characteristics of the test circuit devices, such as resistors (26 and 34), diodes (44) and transistors (30 and 32) are used to estimate the AC characteristics of the actual integrated circuit. The AC characteristic estimations may be used to screen parts into various speed classes.

摘要翻译： 测试电路（10）经由第一节点（16）连接到集成电路的封装引脚。 通过将封装引脚上的电压设置为足够的电压，测试电路可用于测量测试电路中器件的直流特性。 使用诸如电阻器（26和34），二极管（44）和晶体管（30和32）的测试电路器件的DC特性来估计实际集成电路的AC特性。 AC特性估计可用于将部件屏蔽到各种速度等级中。

公开(公告)号：US5182223A

公开(公告)日：1993-01-26

申请号：US629922

申请日：1990-12-12

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus

IPC分类号： H01L27/04 ,  H01L21/329 ,  H01L21/822 ,  H01L27/02 ,  H01L27/08

CPC分类号： H01L29/66174 ,  H01L27/0203 ,  H01L27/0214 ,  H01L27/0805 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  Y10S438/901

摘要： An integrated circuit (42) is formed in a semiconductor layer (50) having a defined area. Functional circuitry (12) is formed in semiconductor layer (50) to occupy only a portion of the defined area of semiconductor layer (50), and thus defining an unoccupied area of semiconductor layer (50). A capacitor is formed in semiconductor layer in a substantial portion of the unoccupied area.

摘要翻译： 在具有限定面积的半导体层（50）中形成集成电路（42）。 功能电路（12）形成在半导体层（50）中，仅占据半导体层（50）的限定区域的一部分，从而限定半导体层（50）的未占据区域。 在空闲区域的大部分中的半导体层中形成电容器。

公开(公告)号：US5128558A

公开(公告)日：1992-07-07

申请号：US704909

申请日：1991-05-21

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus

IPC分类号： H03K19/013 ,  H03K19/018 ,  H03K19/086

CPC分类号： H03K19/013 ,  H03K19/01812 ,  H03K19/086

摘要： A memory device (10) includes switching circuitry 22 comprising sensing and control circuits (24 and 26) to predict the next state of the output of memory device (12) and to turn on and off current sources (20) responsive to said memory output to provide faster output transitions.

摘要翻译： 存储器件（10）包括切换电路22，包括感测和控制电路（24和26），以预测存储器件（12）的输出的下一个状态，并响应于所述存储器输出来接通和关断电流源（20） 以提供更快的输出转换。

公开(公告)号：US4916651A

公开(公告)日：1990-04-10

申请号：US149780

申请日：1988-01-29

申请人： Michael C. Gill ,  Henry M. Darley ,  Edison H. Chiu ,  Jeffrey A. Niehaus

发明人： Michael C. Gill ,  Henry M. Darley ,  Edison H. Chiu ,  Jeffrey A. Niehaus

IPC分类号： G06F7/00 ,  G06F7/544 ,  G06F7/57 ,  G06F17/10

CPC分类号： G06F7/5443 ,  G06F7/483

摘要： A floating point processor (10) is provided having a multiplier (48) and an ALU (54) for performing arithmetic calculations simultaneously. The output of the multiplier (48) and ALU (54) are stored in a product register (64) and a sum register (66), respectively. Multiplexers (40,42,44,46) are provided at the inputs to the multiplier (48) and the ALU (54). The multiplexers choose between data in input registers (32,34), product and sum registers (64,66), and an output register (76). Since the multiplier (48) and ALU (54) operate simultaneously, and since the outputs of the multiplier (48) and ALU (54) are available to the multiplexers (40-46), product of sums calculations and sum of products calculations may be performed rapidly. An input stage (12) uses a temporary register (18) to store data from a data bus on the first clock edge, and configuration logic (28) for directing data from the data bus and the temporary register (18) to the input registers (32,34) on a second clock edge.

摘要翻译： 提供了具有乘法器（48）和用于同时执行算术计算的ALU（54）的浮点处理器（10）。 乘法器（48）和ALU（54）的输出分别存储在乘积寄存器（64）和和寄存器（66）中。 多路复用器（40,42,44,46）设在乘法器（48）和ALU（54）的输入端。 复用器在输入寄存器（32,34），乘积和和寄存器（64,66）和输出寄存器（76）中的数据之间进行选择。 由于乘法器（48）和ALU（54）同时工作，并且由于乘法器（48）和ALU（54）的输出可用于多路复用器（40-46），求和计算的积和乘积计算总和可以 快速执行 输入级（12）使用临时寄存器（18）来存储来自第一时钟沿上的数据总线的数据，以及用于将数据从数据总线和临时寄存器（18）引导到输入寄存器的配置逻辑（28） （32,34）在第二时钟沿。

公开(公告)号：US5408136A

公开(公告)日：1995-04-18

申请号：US55401

申请日：1993-04-30

申请人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Dale C. Earl

发明人： Kevin M. Ovens ,  Jeffrey A. Niehaus ,  Dale C. Earl

IPC分类号： H01L27/06 ,  H01L21/8222 ,  H03K19/013 ,  H03K19/0175 ,  H03K19/082 ,  H03K17/16

CPC分类号： H03K19/013 ,  H03K19/0826

摘要： A TTL gate (26) with a Darlington output (14,14A,16) includes three circuits (28,30,32) to decrease the gate switching time during an output transition from a high to a low logic state and from a high impedance state to a low logic state. Each speedup circuit drives the gate input transistor (12) for a different length of time, ensuring that the lower output transistor (16) turns on rapidly and remains on until the output transition is complete. The circuits ensure, however, that the additional drive current (82) is time limited to avoid excessive power consumption.

摘要翻译： 具有达林顿输出（14,14A，16）的TTL门（26）包括三个电路（28,30,32），以在从高电平到低逻辑状态的输出转换期间降低栅极开关时间，并且从高阻抗 状态为低逻辑状态。 每个加速电路驱动栅极输入晶体管（12）不同的时间长度，确保下部输出晶体管（16）快速导通并保持导通，直到输出转换完成。 然而，电路确保额外的驱动电流（82）受时间限制，以避免过多的功耗。

公开(公告)号：US5222230A

公开(公告)日：1993-06-22

申请号：US439966

申请日：1989-11-20

申请人： Michael C. Gill ,  Henry M. Darley ,  Edison H. Chiu ,  Jeffrey A. Niehaus

发明人： Michael C. Gill ,  Henry M. Darley ,  Edison H. Chiu ,  Jeffrey A. Niehaus

IPC分类号： G06F7/544 ,  G06F7/57

CPC分类号： G06F7/483 ,  G06F7/5443

摘要： A floating point processor (10) is provided having a multiplier (48) and an ALU (54) for performing arithmetic calculations simultaneously. The output of the multiplier (48) and ALU (54) are stored in a product register (64) and a sum register (66), respectively. Multiplexers (40,42,44,46) are provided at the inputs to the multiplier (48) and the ALU (54). The multiplexers choose between data in input registers (32,34), product and sum registers (64,66), and an output register (76). Since the multiplier (48) and ALU (54) operate simultaneously, and since the outputs of the multiplier (48) and ALU (54) are available to the multiplexers (40-46), product of sums calculations and sum of products calculations may be performed rapidly. An input stage (12) uses a temporary register (18) to store data from a data bus on the first clock edge, and configuration logic (28) for directing data from the data bus and the temporary register (18) to the input registers (32,34) on a second clock edge.

摘要翻译： 提供了具有乘法器（48）和用于同时执行算术计算的ALU（54）的浮点处理器（10）。 乘法器（48）和ALU（54）的输出分别存储在乘积寄存器（64）和和寄存器（66）中。 多路复用器（40,42,44,46）设在乘法器（48）和ALU（54）的输入端。 复用器在输入寄存器（32,34），乘积和和寄存器（64,66）和输出寄存器（76）中的数据之间进行选择。 由于乘法器（48）和ALU（54）同时工作，并且由于乘法器（48）和ALU（54）的输出可用于多路复用器（40-46），求和计算的积和乘积计算总和可以 快速执行 输入级（12）使用临时寄存器（18）来存储来自第一时钟沿上的数据总线的数据，以及用于将数据从数据总线和临时寄存器（18）引导到输入寄存器的配置逻辑（28） （32,34）在第二时钟沿。

公开(公告)号：US4835738A

公开(公告)日：1989-05-30

申请号：US846673

申请日：1986-03-31

申请人： Jeffrey A. Niehaus ,  John W. Kronlage

发明人： Jeffrey A. Niehaus ,  John W. Kronlage

IPC分类号： G06F9/22

CPC分类号： G06F9/22

摘要： A microsequencer includes a memory array (110) which is interfaced with a push/pop register (100). Data is input to the push/pop register (100) through a multiplexer (104) and also to Read register (102). The stack comprised of the RAM (110) and the register (100) can be push or pop with control logic (120). Stack pointer (130) and Read pointer (134) are provided for storing the stack and read pointers. The Read register (102) allows reading of data independent of the contents of the push/pop register (100) and the Read pointer (134) allows independent reading of information in the RAM (110).

摘要翻译： 微定序器包括与推/放寄存器（100）接口的存储器阵列（110）。 数据通过多路复用器（104）和读寄存器（102）输入到推/弹寄存器（100）。 由RAM（110）和寄存器（100）组成的堆叠可以通过控制逻辑（120）进行推送或弹出。 堆栈指针（130）和读指针（134）用于存储堆栈和读指针。 读寄存器（102）允许独立于推/弹寄存器（100）的内容读取数据，并且读指针（134）允许RAM（110）中的信息的独立读取。

公开(公告)号：US4789957A

公开(公告)日：1988-12-06

申请号：US845726

申请日：1986-03-28

申请人： Jeffrey A. Niehaus ,  Jesse O. Englade

发明人： Jeffrey A. Niehaus ,  Jesse O. Englade

IPC分类号： G06F7/57 ,  G06F9/26 ,  G06F9/32 ,  G06F7/38

CPC分类号： G06F7/57 ,  G06F9/264 ,  G06F9/30094 ,  G06F2207/3896

摘要： A bit slice processor system includes a bit slice ALU that is cascadable to provide multiple length words. Each of the ALUs provides both command outputs and status outputs. The status outputs are interfaced with each of the package as are the command outputs. Each of the ALUs in the cascaded ALU are controlled by an instruction word to perform a predetermined processing function. Internal status information is processed to generate a command output and a status output. This command is transmitted simultaneously with the status to the remaining packages in the cascaded array to provide processing control.

摘要翻译： 位片处理器系统包括可级联以提供多个长度字的位片ALU。 每个ALU都提供命令输出和状态输出。 状态输出与命令输出中的每一个接口连接。 级联ALU中的每个ALU由指令字控制以执行预定的处理功能。 处理内部状态信息以生成命令输出和状态输出。 该命令与状态一起传输到级联阵列中的其余包，以提供处理控制。