公开(公告)号：US07248595B2

公开(公告)日：2007-07-24

申请号：US10624351

申请日：2003-07-22

申请人： Paul Allen Ganfield ,  Kerry Christopher Imming ,  John David Irish

发明人： Paul Allen Ganfield ,  Kerry Christopher Imming ,  John David Irish

IPC分类号： H04L12/56

CPC分类号： H04L49/9094 ,  H04L49/90

摘要： A method, apparatus, and computer program product are provided for implementing packet ordering in a network processor. Packets are received and placed on a receive queue and a queue entry is provided for each received packet. The queue entry includes for each autoroute packet, an autoroute indication and a selected transmit queue. An associated ordering queue is provided with the receive queue. A software-handled packet is dequeued from the receive queue and the dequeued software-handled packet is placed on the ordering queue. Each autoroute packet reaching a head of the receive queue is automatically moved to the selected ordering queue.

摘要翻译： 提供了一种在网络处理器中实现分组排序的方法，装置和计算机程序产品。 数据包被接收并放置在接收队列上，并为每个接收到的数据包提供队列条目。 队列条目包括每个自动路由分组，自动路由指示和所选择的发送队列。 与接收队列一起提供相关联的排队队列。 软件处理的数据包从接收队列出队，出队的软件处理的数据包放在排队队列上。 到达接收队列头部的每个自动路由分组被自动移动到所选择的排队队列。

公开(公告)号：US06195775B1

公开(公告)日：2001-02-27

申请号：US09145724

申请日：1998-09-02

申请人： Steven Michael Douskey ,  Paul Allen Ganfield ,  Daniel Guy Young

发明人： Steven Michael Douskey ,  Paul Allen Ganfield ,  Daniel Guy Young

IPC分类号： G01R3128

CPC分类号： G01R31/318541

摘要： A boundary configuration (Common Input/output CIO) for Generalized Scan Designs (GSD) in a single clock chip design includes at least one generalized scan design internal latch; a boundary scan clock input to the internal latch; an input/output cell connected to the internal latch; and at least one control line between the internal latch and the input/output cell. The CIO GSD is arranged and configured to operate in various modes including a function mode, a RUNBIST/INTEST/LBIST mode, an EXTEST/WIRETEST mode, a SAMPLE/PRELOAD mode, etc. In a different version, a MUX controller is connected to the internal latch. The MUX controller selects data from one of at least two control lines and sending the selected data to at least one internal logic unit of the chip for a test operation.

摘要翻译： 在单时钟芯片设计中的通用扫描设计（GSD）的边界配置（公共输入/输出CIO）包括至少一个通用扫描设计内部锁存器; 边界扫描时钟输入到内部锁存器; 连接到内部锁存器的输入/输出单元; 以及内部锁存器和输入/输出单元之间的至少一个控制线。 CIO GSD被布置和配置为以各种模式操作，包括功能模式，RUNBIST / INTEST / LBIST模式，EXTEST / WIRETEST模式，SAMPLE / PRELOAD模式等。在不同的版本中，MUX控制器连接到 内部闩锁。 MUX控制器从至少两条控制线之一中选择数据，并将所选择的数据发送到用于测试操作的芯片的至少一个内部逻辑单元。

公开(公告)号：US5663966A

公开(公告)日：1997-09-02

申请号：US686105

申请日：1996-07-24

申请人： Leland Leslie Day ,  Steven Michael Douskey ,  Paul Allen Ganfield

发明人： Leland Leslie Day ,  Steven Michael Douskey ,  Paul Allen Ganfield

IPC分类号： G01R31/3185 ,  H04B17/00

CPC分类号： G01R31/318541

摘要： A system and method for reducing simultaneous switching during scan-based testing of a system logic design. System logic is divided into clusters of system logic, and one or more scan chains are associated with each logic cluster. Each of the logic clusters are concurrently scan tested, yet circuitry in the scan chains associated with a cluster are triggered at different times than the circuitry in the scan chains of other clusters. Offset scan control signals provide the triggering for the scan chains of different clusters. Release and capture functions are also controlled to reduce simultaneous release and capture switching in different clusters.

摘要翻译： 一种在系统逻辑设计的基于扫描的测试期间减少同时切换的系统和方法。 系统逻辑被分为系统逻辑的集群，并且一个或多个扫描链与每个逻辑集群相关联。 每个逻辑集群被同时扫描测试，但与集群相关联的扫描链中的电路在与其他集群的扫描链中的电路不同的时间被触发。 偏移扫描控制信号为不同簇的扫描链提供触发。 释放和捕获功能也受到控制，以减少不同群集中同时的释放和捕获切换。

公开(公告)号：US07925823B2

公开(公告)日：2011-04-12

申请号：US11875469

申请日：2007-10-19

申请人： Mark David Bellows ,  Kent Harold Haselhorst ,  Paul Allen Ganfield ,  Tolga Ozguner

发明人： Mark David Bellows ,  Kent Harold Haselhorst ,  Paul Allen Ganfield ,  Tolga Ozguner

IPC分类号： G06F12/00

CPC分类号： G11C29/02 ,  G11C29/022 ,  G11C29/028

摘要： A mechanism is provided to reuse functional data buffers. With Extreme Data Rate (XDR™) Dynamic Random Access Memory (DRAM), test patterns are employed to dynamically calibrate data with the clock. To perform this task, data buffers are employed to store data and commands for the calibration patterns. However, there are different procedures and requirements for transmission and reception calibrations. Hence, to reduce the amount of hardware needed to perform transmission and reception calibrations, the data buffers employ additional front end circuitry to reuse the buffers for both tasks.

摘要翻译： 提供了重用功能数据缓冲器的机制。 使用极限数据速率（XDR™）动态随机存取存储器（DRAM），采用测试模式来动态校准数据与时钟。 为了执行此任务，采用数据缓冲器来存储校准模式的数据和命令。 然而，发送和接收校准有不同的程序和要求。 因此，为了减少执行发送和接收校准所需的硬件数量，数据缓冲器使用附加的前端电路来为这两个任务重新使用缓冲器。

公开(公告)号：US07752379B2

公开(公告)日：2010-07-06

申请号：US12349240

申请日：2009-01-06

申请人： Mark David Bellows ,  Paul Allen Ganfield ,  Kent Harold Haselhorst ,  Ryan Abel Heckendorf ,  Tolga Ozguner

发明人： Mark David Bellows ,  Paul Allen Ganfield ,  Kent Harold Haselhorst ,  Ryan Abel Heckendorf ,  Tolga Ozguner

IPC分类号： G06F12/06 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F13/161 ,  G06F13/1647

摘要： Managing write-to-read turnarounds in an early read after write memory system is presented. Memory controller logic identifies a write operation's bank set, allows a different bank set read operation to issue prior to the write operation's completion, and allows a same bank set read operation to issue once the write operation completes. The memory controller includes operation counter logic, operation selection logic, operation acceptance logic, command formatting logic, and memory interface logic. The operation counter logic receives new-operation-related signals from the operation acceptance logic and, in turn, provides signals to the operation selection logic and the operation acceptance logic as to when to issue a read operation that corresponds to either an even DRAM bank or an odd DRAM bank.

摘要翻译： 介绍了在写入内存系统之后的早期读取中管理写入阅读的周转时间。 存储器控制器逻辑识别写入操作的存储体组，允许在写入操作完成之前发出不同的存储体读取操作，并且一旦写入操作完成，就允许执行相同的存储体读取操作。 存储器控制器包括操作计数器逻辑，操作选择逻辑，操作接受逻辑，命令格式化逻辑和存储器接口逻辑。 操作计数器逻辑接收来自操作接受逻辑的新操作相关信号，并且继而向操作选择逻辑和操作接受逻辑提供关于什么时候发出对应于偶数DRAM组的读操作的信​​号 一个奇怪的DRAM银行。

公开(公告)号：US07676639B2

公开(公告)日：2010-03-09

申请号：US12034681

申请日：2008-02-21

申请人： Melissa Ann Barnum ,  Paul Allen Ganfield ,  Lonny Lambrecht

发明人： Melissa Ann Barnum ,  Paul Allen Ganfield ,  Lonny Lambrecht

IPC分类号： G06F12/00

CPC分类号： G06F13/1673 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/383 ,  G06F9/3834

摘要： Separate handling of read and write operations of Read-Modify-Write Commands in an XDR™ memory system is provided. This invention allows the system to issue other commands between the reads and writes of a RMW. This insures that the dataflow time from read to write is not a penalty. A RMW buffer is used to store the read data and a write buffer is used to store the write data. A MUX is used to merge the read data and the write data, and transmit the merged data to the target DRAM via the XIO. The RMW buffer can also be used for scrubbing commands.

摘要翻译： 提供了在XDR™存储系统中单独处理读写修改写命令的读写操作。 本发明允许系统在RMW的读取和写入之间发出其他命令。 这确保从读取到写入的数据流时间不是一个惩罚。 使用RMW缓冲器来存储读取的数据，并且使用写入缓冲器来存储写入数据。 使用MUX来合并读取数据和写入数据，并通过XIO将合并的数据发送到目标DRAM。 RMW缓冲区也可用于擦除命令。

公开(公告)号：US20080148108A1

公开(公告)日：2008-06-19

申请号：US12033910

申请日：2008-02-20

申请人： Melissa A. Barnum ,  Paul Allen Ganfield ,  Lonny Lambrecht

发明人： Melissa A. Barnum ,  Paul Allen Ganfield ,  Lonny Lambrecht

IPC分类号： G06F12/00 ,  G06F11/07

CPC分类号： G06F13/1673 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/383 ,  G06F9/3834

摘要： Separate handling of read and write operations of Read-Modify-Write Commands in an XDR™ memory system is provided. This invention allows the system to issue other commands between the reads and writes of a RMW. This insures that the dataflow time from read to write is not a penalty. A RMW buffer is used to store the read data and a write buffer is used to store the write data. A MUX is used to merge the read data and the write data, and transmit the merged data to the target DRAM via the XIO. The RMW buffer can also be used for scrubbing commands.

摘要翻译： 提供了在XDR（TM）存储器系统中单独处理读取 - 修改 - 写入命令的读取和写入操作。 本发明允许系统在RMW的读取和写入之间发出其他命令。 这确保从读取到写入的数据流时间不是一个惩罚。 使用RMW缓冲器来存储读取的数据，并且使用写入缓冲器来存储写入数据。 使用MUX来合并读取数据和写入数据，并通过XIO将合并的数据发送到目标DRAM。 RMW缓冲区也可用于擦除命令。

公开(公告)号：US07240166B2

公开(公告)日：2007-07-03

申请号：US10427864

申请日：2003-05-01

申请人： Paul Allen Ganfield

发明人： Paul Allen Ganfield

IPC分类号： G06F12/00 ,  H04J3/24

CPC分类号： H04L49/901 ,  G06F12/1027 ,  H04L49/90 ,  H04L49/9021

摘要： A mapping area including a packet work area and a corresponding set of packet segment registers are provided. A packet segment register is loaded with a Packet ID (PID) and a packet translation unit maps packet data into the corresponding packet work area. Packets include one or more data buffers. Data buffers are chained together using a corresponding buffer descriptor for each data buffer. Each buffer descriptor points to the corresponding data buffer and to a next buffer descriptor. Each buffer descriptor includes an offset for a next packet data. A translate address is compared to the offset of each buffer descriptor to identify the data buffer containing the translate address. A buffer sharing counter (BSC) is allocated for a shared data buffer. Each buffer descriptor pointing to the shared data includes a pointer to the buffer sharing counter (BSC).

摘要翻译： 提供了包括分组工作区域和相应的分组段寄存器组的映射区域。 分组段寄存器装载有分组ID（PID），并且分组转换单元将分组数据映射到相应的分组工作区域中。 数据包包括一个或多个数据缓冲区。 数据缓冲区使用每个数据缓冲区的相应缓冲区描述符链接在一起。 每个缓冲区描述符指向相应的数据缓冲区和下一个缓冲区描述符。 每个缓冲器描述符包括下一个分组数据的偏移量。 将翻译地址与每个缓冲区描述符的偏移进行比较，以识别包含翻译地址的数据缓冲区。 为共享数据缓冲区分配缓冲区共享计数器（BSC）。 指向共享数据的每个缓冲描述符包括指向缓冲区共享计数器（BSC）的指针。

公开(公告)号：US6158032A

公开(公告)日：2000-12-05

申请号：US49170

申请日：1998-03-27

申请人： Guy Richard Currier ,  Leland Leslie Day ,  Steven Michael Douskey ,  Paul Allen Ganfield ,  James Maurice Wallin

发明人： Guy Richard Currier ,  Leland Leslie Day ,  Steven Michael Douskey ,  Paul Allen Ganfield ,  James Maurice Wallin

IPC分类号： G01R31/3185 ,  G01R31/28

CPC分类号： G01R31/318536

摘要： A data processing system, circuit arrangement, program product, and method thereof utilize a multi-path scan interface that is capable of providing multiple scan paths into a plurality of scan ring segments in an integrated circuit device. The multi-path scan interface utilizes one or more multiplexers coupled between scan in and scan out ports and at least one scan ring segment to provide alternate scan paths depending upon select signals supplied to each multiplexer. With such a configuration, a standardized scan interface may developed for interfacing with a wide variety of scan ring segments, and optionally, for multiple purposes. As a result, the amount of custom circuitry necessary to provide access to scan ring segments is significantly reduced.

摘要翻译： 数据处理系统，电路装置，程序产品及其方法利用能够向集成电路装置中的多个扫描环段提供多条扫描路径的多路径扫描接口。 多路径扫描接口利用耦合在扫描入口和扫描端口中的一个或多个多路复用器和至少一个扫描环段，以根据提供给每个多路复用器的选择信号提供交替的扫描路径。 利用这种配置，可以开发用于与各种各样的扫描环段对接的标准化扫描界面，并且可选地，出于多个目的。 因此，提供访问扫描环段所需的定制电路的量显着减少。

公开(公告)号：US5835502A

公开(公告)日：1998-11-10

申请号：US673258

申请日：1996-06-28

申请人： Anthony Gus Aipperspach ,  Todd Alan Christensen ,  Leland Leslie Day ,  Paul Allen Ganfield ,  Murali Vaddigiri ,  Paul Wong

发明人： Anthony Gus Aipperspach ,  Todd Alan Christensen ,  Leland Leslie Day ,  Paul Allen Ganfield ,  Murali Vaddigiri ,  Paul Wong

IPC分类号： G06F12/16 ,  G06F11/22 ,  G11C29/02 ,  G11C29/12 ,  G11C29/32 ,  G06F11/00

CPC分类号： G11C29/32

摘要： A method and apparatus for handling variable data word widths and array depths in an array built-in self-test system for testing a plurality of memory arrays using a single controller. Each array includes a predetermined row and column address depth and data word width. Each array further includes a scan register. A universal test data word is generated and sent to the scan register of each array. The universal length test data word has a length dependent upon the maximum row address depth, maximum column address depth and/or the maximum data word width. A portion of the test data word which exceeds the column address depth, row address depth and/or the data word width of a particular array is shifted off the end of the scan register of the particular array.

摘要翻译： 一种用于处理阵列内置自检系统中的可变数据字宽度和阵列深度的方法和装置，用于使用单个控制器来测试多个存储器阵列。 每个阵列包括预定的行和列地址深度和数据字宽度。 每个阵列还包括扫描寄存器。 生成通用测试数据字并将其发送到每个阵列的扫描寄存器。 通用长度测试数据字的长度取决于最大行地址深度，最大列地址深度和/或最大数据字宽度。 超过特定阵列的列地址深度，行地址深度和/或数据字宽度的测试数据字的一部分从特定阵列的扫描寄存器的结尾偏移。