公开(公告)号：US20090327837A1

公开(公告)日：2009-12-31

申请号：US12215915

申请日：2008-06-30

申请人： Robert Royer ,  Sanjeev N. Trika ,  Rick Coulson ,  Robert W. Faber

发明人： Robert Royer ,  Sanjeev N. Trika ,  Rick Coulson ,  Robert W. Faber

IPC分类号： G11C29/04 ,  G06F11/22

CPC分类号： G06F12/0866 ,  G06F12/0246 ,  G06F2212/7209

摘要： Techniques to manage various errors in memory such as, e.g., NAND memory in electronic devices are disclosed. In some embodiments, erase, read, and program error handling errors are managed.

摘要翻译： 公开了用于管理诸如电子设备中的NAND存储器的存储器中的各种错误的技术。 在一些实施例中，管理擦除，读取和程序错误处理错误。

公开(公告)号：US07068786B1

公开(公告)日：2006-06-27

申请号：US09385591

申请日：1999-08-29

申请人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

发明人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

IPC分类号： H04L9/00 ,  H04K1/06

CPC分类号： H04L9/0618 ,  H04L9/065 ,  H04L2209/34

摘要： A dual use block/stream cipher is provided with a first key section and a data section. The first key section is to be initialized with a first cipher key, and to successively transform the first cipher key or a modified version of the first cipher key. The data section, coupled to the first key section, is to be initialized with either a block of plain text or a random number, and to successively and dependently, on the first key section, transform the plain text/random number. The cipher is further provided with a second key section and a mapping function. The second key section, coupled to the first key section, is selectively enableable to modify the first cipher key. The mapping section, coupled to the first key section, is to generate a pseudo random bit sequence when the second key section is selectably enabled to modify the stored first cipher key.

摘要翻译： 双重使用块/流密码提供有第一密钥部分和数据部分。 第一密钥部分将用第一密码密钥初始化，并且连续地变换第一密码密钥或第一密码密钥的修改版本。 耦合到第一关键部分的数据部分将用明文或随机数的块来初始化，并且依次依赖地在第一关键部分上转换纯文本/随机数。 该密码还具有第二密钥部分和映射功能。 耦合到第一密钥部分的第二密钥部分选择性地能够修改第一密码密钥。 耦合到第一密钥部分的映射部分是当可选择地使能第二密钥部分来修改所存储的第一密码密钥时，生成伪随机比特序列。

公开(公告)号：US06922350B2

公开(公告)日：2005-07-26

申请号：US10256679

申请日：2002-09-27

申请人： Richard L. Coulson ,  Jonathan C. Lueker ,  Robert W. Faber

发明人： Richard L. Coulson ,  Jonathan C. Lueker ,  Robert W. Faber

IPC分类号： G11C11/22 ,  G11C13/04

CPC分类号： B82Y10/00 ,  G11C11/22 ,  G11C13/0014 ,  G11C13/0016 ,  G11C13/0033 ,  G11C13/0069 ,  G11C16/3431

摘要： The write disturb that occurs in polymer memories may be reduced by writing back data after a read in a fashion which offsets any effect on the polarity of bits in bit lines associated with the addressed bit. For example, each time the data is written back, its polarity may be alternately changed. In another embodiment, the polarity may be randomly changed.

摘要翻译： 在聚合物存储器中发生的写入干扰可以通过以读取之后的数据写回数据来减少，该方式抵消了与寻址位相关联的位线中的位的极性的任何影响。 例如，每当数据被写回时，其极性可以交替地改变。 在另一个实施例中，极性可以随机地改变。

公开(公告)号：US06731758B1

公开(公告)日：2004-05-04

申请号：US09385592

申请日：1999-08-29

申请人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

发明人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

IPC分类号： H04N7167

CPC分类号： H04N21/4183 ,  H04N7/1675 ,  H04N21/4108 ,  H04N21/4181 ,  H04N21/4627 ,  H04N21/63345 ,  H04N21/63775

摘要： A video source device generates a session key for each transmission session wherein a multi-frame video content is to be transmitted to a video sink device. The video source device uses the session key to generate a successive number of frame keys. The frame keys in turn are used to generate corresponding pseudo random bit sequences for ciphering the corresponding frames to protect the video content from unauthorized copying during transmission. The video sink device practices a complementary approach to decipher the received video content. In one embodiment, both devices are each provided with an integrated block/stream cipher to practice the transmission protection method.

摘要翻译： 视频源设备为每个传输会话生成会话密钥，其中将多帧视频内容发送到视频宿设备。 视频源设备使用会话密钥来生成连续数量的帧密钥。 这些帧密钥依次用于生成相应的伪随机比特序列，用于加密对应的帧，以保护视频内容免于在传输期间的未经授权的复制。 视频接收器设备实现了对接收的视频内容进行解密的补充方法。 在一个实施例中，两个设备都被提供有集成的块/流密码以实现传输保护方法。

公开(公告)号：US20150269100A1

公开(公告)日：2015-09-24

申请号：US14731183

申请日：2015-06-04

申请人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

发明人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

IPC分类号： G06F13/28 ,  G06F12/02 ,  G06F13/42 ,  G11C7/22 ,  G06F1/12 ,  G06F13/16

CPC分类号： G06F13/28 ,  G06F1/12 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/385 ,  G06F13/409 ,  G06F13/42 ,  G06F2212/7201 ,  G06F2212/7203 ,  G11C7/222 ,  H04L5/00 ,  H04L7/00 ,  Y02D10/14 ,  Y02D10/151

摘要： A nonvolatile storage or memory device is accessed over a memory bus. The memory bus has an electrical interface typically used for volatile memory devices. A controller coupled to the bus sends synchronous data access commands to the nonvolatile memory device, and reads the response from the device bus based on an expected timing of a reply from the nonvolatile memory device. The controller determines the expected timing based on when the command was sent, and characteristics of the nonvolatile memory device. The controller may not need all the electrical signal lines available on the memory bus, and could issue data access commands to different groups of nonvolatile memory devices over different groups of electrical signal lines. The memory bus may be available and configured for either use with a memory controller and volatile memory devices, or a storage controller and nonvolatile memory devices.

摘要翻译： 通过存储器总线访问非易失性存储器或存储器件。 存储器总线具有通常用于易失性存储器件的电接口。 耦合到总线的控制器向非易失性存储器件发送同步数据访问命令，并且基于来自非易失性存储器件的回复的期望定时从设备总线读取响应。 控制器基于何时发送命令和非易失性存储器件的特性来确定预期时序。 控制器可能不需要存储器总线上可用的所有电信号线，并且可以通过不同的电信号线组向不同组的非易失性存储器件发出数据访问命令。 存储器总线可以可用并且被配置用于与存储器控制器和易失性存储器设备或存储控制器和非易失性存储器设备一起使用。

公开(公告)号：US08607089B2

公开(公告)日：2013-12-10

申请号：US13111839

申请日：2011-05-19

申请人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

发明人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

IPC分类号： G06F1/12 ,  G06F13/42 ,  H04L5/00 ,  H04L7/00

CPC分类号： G06F13/28 ,  G06F1/12 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/385 ,  G06F13/409 ,  G06F13/42 ,  G06F2212/7201 ,  G06F2212/7203 ,  G11C7/222 ,  H04L5/00 ,  H04L7/00 ,  Y02D10/14 ,  Y02D10/151

摘要： A nonvolatile storage or memory device is accessed over a memory bus. The memory bus has an electrical interface typically used for volatile memory devices. A controller coupled to the bus sends synchronous data access commands to the nonvolatile memory device, and reads the response from the device bus based on an expected timing of a reply from the nonvolatile memory device. The controller determines the expected timing based on when the command was sent, and characteristics of the nonvolatile memory device. The controller may not need all the electrical signal lines available on the memory bus, and could issue data access commands to different groups of nonvolatile memory devices over different groups of electrical signal lines. The memory bus may be available and configured for either use with a memory controller and volatile memory devices, or a storage controller and nonvolatile memory devices.

公开(公告)号：US20120297231A1

公开(公告)日：2012-11-22

申请号：US13111839

申请日：2011-05-19

申请人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

发明人： Shekoufeh Qawami ,  Rajesh Sundaram ,  David J. Zimmerman ,  Robert W. Faber

IPC分类号： G06F1/12

CPC分类号： G06F13/28 ,  G06F1/12 ,  G06F12/0246 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/385 ,  G06F13/409 ,  G06F13/42 ,  G06F2212/7201 ,  G06F2212/7203 ,  G11C7/222 ,  H04L5/00 ,  H04L7/00 ,  Y02D10/14 ,  Y02D10/151

摘要： A nonvolatile storage or memory device is accessed over a memory bus. The memory bus has an electrical interface typically used for volatile memory devices. A controller coupled to the bus sends synchronous data access commands to the nonvolatile memory device, and reads the response from the device bus based on an expected timing of a reply from the nonvolatile memory device. The controller determines the expected timing based on when the command was sent, and characteristics of the nonvolatile memory device. The controller may not need all the electrical signal lines available on the memory bus, and could issue data access commands to different groups of nonvolatile memory devices over different groups of electrical signal lines. The memory bus may be available and configured for either use with a memory controller and volatile memory devices, or a storage controller and nonvolatile memory devices.

摘要翻译： 通过存储器总线访问非易失性存储器或存储器件。 存储器总线具有通常用于易失性存储器件的电接口。 耦合到总线的控制器向非易失性存储器件发送同步数据访问命令，并且基于来自非易失性存储器件的回复的期望定时从设备总线读取响应。 控制器基于何时发送命令和非易失性存储器件的特性来确定预期时序。 控制器可能不需要存储器总线上可用的所有电信号线，并且可以通过不同的电信号线组向不同组的非易失性存储器件发出数据访问命令。 存储器总线可以可用并且被配置用于与存储器控制器和易失性存储器设备或存储控制器和非易失性存储器设备一起使用。

公开(公告)号：US07797479B2

公开(公告)日：2010-09-14

申请号：US11172608

申请日：2005-06-30

申请人： Sanjeev N. Trika ,  Robert W. Faber ,  Rick Coulson ,  Jeanna N. Matthews

发明人： Sanjeev N. Trika ,  Robert W. Faber ,  Rick Coulson ,  Jeanna N. Matthews

IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F9/26 ,  G06F9/34

CPC分类号： G06F12/0246 ,  G06F2212/7209

摘要： A technique includes performing a plurality of write operations to store data in different physical memory locations. Each of the physical memory locations are associated with a logical address that is shared in common among the physical addresses. The technique includes storing sequence information in the physical memory locations to indicate which one of the write operations occurred last.

摘要翻译： 一种技术包括执行多个写入操作以将数据存储在不同的物理存储器位置中。 每个物理存储器位置与物理地址中共同共享的逻辑地址相关联。 该技术包括将序列信息存储在物理存储器位置中以指示写入操作中哪一个最后发生。

公开(公告)号：US07533215B2

公开(公告)日：2009-05-12

申请号：US11229128

申请日：2005-09-15

申请人： Robert W. Faber

发明人： Robert W. Faber

IPC分类号： G06F12/00

CPC分类号： G06F9/4418 ,  Y10S707/99931 ,  Y10S707/99943

摘要： An apparatus and method to reduce the initialization time of a system is disclosed. In one embodiment, upon a cache line update, metadata associated with the cache line is stored in a distributed format in non-volatile memory with its associated cache line. Upon indication of an expected shut down, metadata is copied from volatile memory and stored in non-volatile memory in a packed format. In the packed format, multiple metadata associated with multiple cache lines are stored together in, for example, a single memory block. Thus, upon system power up, if the system was shut down in an expected manner, metadata may be restored in volatile memory from the metadata stored in the packed format, with a significantly reduced boot time over restoring metadata from the metadata stored in the distributed format.

摘要翻译： 公开了减少系统的初始化时间的装置和方法。 在一个实施例中，在高速缓存行更新时，与高速缓存行相关联的元数据以分布式格式存储在具有其相关联的高速缓存行的非易失性存储器中。 在指示预期的关闭时，元数据从易失性存储器复制并以压缩格式存储在非易失性存储器中。 在打包格式中，与多个高速缓存行相关联的多个元数据一起存储在例如单个存储器块中。 因此，在系统上电时，如果系统以预期的方式关闭，则可以从以打包格式存储的元数据中的易失性存储器中恢复元数据，其中显着减少了从存储在分布式数据库中的元数据恢复元数据的引导时间 格式。

公开(公告)号：US06947558B1

公开(公告)日：2005-09-20

申请号：US09385589

申请日：1999-08-29

申请人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

发明人： Gary L. Graunke ,  David A. Lee ,  Robert W. Faber

IPC分类号： H04K1/06 ,  H04L9/00 ,  H04L9/06 ,  H04L9/18

CPC分类号： H04L9/0618 ,  H04L9/065 ,  H04L2209/08 ,  H04L2209/12

摘要： A stream cipher is provided with one or more data bit generators to generate a first, second and third set of data bits. The stream cipher is further provided with a combiner function having a network of shuffle units to combine the third set of data bits, using the first and second sets of data bits as first input data bits and control signals respectively of the network of shuffle units. In one embodiment, the shuffle units are binary shuffle units and they are serially coupled to one another.

摘要翻译： 流密码器被提供有一个或多个数据位发生器以产生第一，第二和第三组数据位。 流密码还被提供有组合器功能，其具有混洗单元网络，以组合第三组数据位，使用第一和第二组数据位作为分别为混洗单元网络的第一输入数据位和控制信号。 在一个实施例中，混洗单元是二进制洗牌单元，并且它们彼此串联耦合。