公开(公告)号：US20050080998A1

公开(公告)日：2005-04-14

申请号：US10682386

申请日：2003-10-09

申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

IPC分类号： G06F12/08

CPC分类号： G06F12/0835

摘要： Disclosed is a coherent cache system that operates in conjunction with non-homogeneous processing units. A set of processing units of a first configuration has conventional cache and directly accesses common or shared system physical and virtual address memory through the use of a conventional MMU (Memory Management Unit). Additional processors of a different configuration and/or other devices that need to access system memory are configured to store accessed data in compatible caches. Each of the caches is compatible with a given protocol coherent memory management bus interspersed between the caches and the system memory.

摘要翻译： 公开了与非均匀处理单元结合操作的一致的缓存系统。 一组第一配置的处理单元具有常规高速缓存，并且通过使用常规MMU（存储器管理单元）直接访问公用或共享系统物理和虚拟地址存储器。 需要访问系统存储器的不同配置和/或其他设备的其他处理器被配置为将访问的数据存储在兼容的高速缓存中。 每个缓存与散列在高速缓存和系统存储器之间的给定协议相干存储器管理总线兼容。

公开(公告)号：US20070016733A1

公开(公告)日：2007-01-18

申请号：US11468317

申请日：2006-08-30

申请人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

IPC分类号： G06F12/14 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F9/3004 ,  G06F9/30087 ,  G06F12/0831 ,  G06F2213/0038

摘要： The present invention provides for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers. At least one lock line command is generated from a set comprising a get lock line command with reservation, a put lock line conditional command, and a put lock line unconditional command.

摘要翻译： 本发明提供了具有具有DMA传输的共享存储器的非对称单芯片异构多处理器计算机系统中的原子更新原语。 从包括具有预留的get lock line命令，put lock line条件命令和put lock line无条件命令的集合中生成至少一个lock line命令。

公开(公告)号：US20060095668A1

公开(公告)日：2006-05-04

申请号：US10976260

申请日：2004-10-28

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/14

CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。

公开(公告)号：US20080040549A1

公开(公告)日：2008-02-14

申请号：US11875407

申请日：2007-10-19

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/08 ,  G06F12/14

CPC分类号： G06F12/0848 ,  G06F12/0875

摘要： The present invention provides a method of storing data transferred from an I/O device, a network, or a disk into a portion of a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. In an embodiment of the invention, a processor can write data to the cache or other fast memory without also writing it to main memory. The portion of the cache or other fast memory can be used as additional system memory.

摘要翻译： 本发明提供一种将从I / O设备，网络或盘传送的数据存储到高速缓存或其他快速存储器的一部分中的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 在本发明的一个实施例中，处理器可以将数据写入高速缓存或其它快速存储器，而不将其写入主存储器。 高速缓存或其他快速存储器的部分可以用作额外的系统存储器。

公开(公告)号：US20080040548A1

公开(公告)日：2008-02-14

申请号：US11874513

申请日：2007-10-18

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/02

CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。

公开(公告)号：US20060095669A1

公开(公告)日：2006-05-04

申请号：US10976263

申请日：2004-10-28

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/14

CPC分类号： G06F12/0848 ,  G06F12/0875

摘要： The present invention provides a method of storing data transferred from an I/O device, a network, or a disk into a portion of a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. In an embodiment of the invention, a processor can write data to the cache or other fast memory without also writing it to main memory. The portion of the cache or other fast memory can be used as additional system memory.

摘要翻译： 本发明提供一种将从I / O设备，网络或盘传送的数据存储到高速缓存或其他快速存储器的一部分中的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 在本发明的一个实施例中，处理器可以将数据写入高速缓存或其它快速存储器，而不将其写入主存储器。 高速缓存或其他快速存储器的部分可以用作额外的系统存储器。

公开(公告)号：US20070041403A1

公开(公告)日：2007-02-22

申请号：US11207970

申请日：2005-08-19

申请人： Michael Day ,  Charles Johns ,  John Liberty ,  Todd Swanson ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  John Liberty ,  Todd Swanson ,  Thuong Truong

IPC分类号： G06F15/16 ,  H04J3/16 ,  H04J3/22

CPC分类号： H04L49/9078 ,  H04L49/90 ,  H04L49/901

摘要： A system and method for communicating instructions and data between a processor and external devices are provided. The system and method make use of a channel interface as the primary mechanism for communicating between the processor and a memory flow controller. The channel interface provides channels for communicating with processor facilities, memory flow control facilities, machine state registers, and external processor interrupt facilities, for example. These channels may be designated as blocking or non-blocking. With blocking channels, when no data is available to be read from the corresponding registers, or there is no space available to write to the corresponding registers, the processor is placed in a low power “stall” state. The processor is automatically awakened, via communication across the blocking channel, when data becomes available or space is freed. Thus, the channels of the present invention permit the processor to stay in a low power state.

摘要翻译： 提供了一种用于在处理器和外部设备之间传送指令和数据的系统和方法。 系统和方法利用通道接口作为处理器和存储器流控制器之间通信的主要机制。 通道接口例如提供用于与处理器设备，存储器流控制设备，机器状态寄存器和外部处理器中断设备进行通信的通道。 这些通道可以被指定为阻塞或非阻塞。 使用阻塞通道，当没有数据可用于从相应的寄存器读取时，或没有可用空间写入对应的寄存器时，处理器处于低功耗“停止”状态。 当数据可用或空间被释放时，通过阻塞通道的通信自动唤醒处理器。 因此，本发明的通道允许处理器保持在低功率状态。

公开(公告)号：US20050028015A1

公开(公告)日：2005-02-03

申请号：US10631537

申请日：2003-07-31

申请人： Shigehiro Asano ,  Jeffrey Brown ,  Michael Day ,  Charles Johns ,  James Kahle ,  Alvan Ng ,  Michael Wang ,  Thuong Truong

发明人： Shigehiro Asano ,  Jeffrey Brown ,  Michael Day ,  Charles Johns ,  James Kahle ,  Alvan Ng ,  Michael Wang ,  Thuong Truong

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203 ,  G06F12/0831 ,  G06F12/1027 ,  G06F2212/1028 ,  Y02D10/13

摘要： A component of a microprocessor-based data processing system, which includes features for regulating power consumption in snoopable components and has gating off memory coherency properties, is determined to be in a relatively inactive state and is transitioned to a non-snoopable low power mode. Then, when a snoop request occurs, a retry protocol is sent in response to the snoop request. In conjunction with the retry protocol, a signal is sent to bring the component into snoopable mode. When the retry snoop is requested, the component is in full power mode and can properly respond to the snoop request. After the snoop request has been satisfied, the component again enters into a low power mode. Therefore, the component is able to enter into a low power mode in between snoops

摘要翻译： 基于微处理器的数据处理系统的一个组件，其包括用于调节可窥探组件中的功耗并具有门控存储器一致性属性的特征，被确定为处于相对不活动状态，并且转换到不可窥探的低功率模式。 然后，当侦听请求发生时，响应于窥探请求发送重试协议。 结合重试协议，发送信号使组件进入窥探模式。 当请求重试监听时，组件处于全功率模式，并可以正常响应窥探请求。 在snoop请求已满足后，组件再次进入低功耗模式。 因此，该组件能够在两个snoops之间进入低功耗模式

公开(公告)号：US20070079018A1

公开(公告)日：2007-04-05

申请号：US11207986

申请日：2005-08-19

申请人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Todd Swanson ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Todd Swanson ,  Thuong Truong

IPC分类号： G06F13/00

CPC分类号： G06F13/32 ,  G06F13/1642

摘要： A system and method for communicating command parameters between a processor and a memory flow controller are provided. The system and method make use of a channel interface as the primary mechanism for communicating between the processor and a memory flow controller. The channel interface provides channels for communicating with processor facilities, memory flow control facilities, machine state registers, and external processor interrupt facilities, for example. These channels may be designated as blocking or non-blocking. With blocking channels, when no data is available to be read from the corresponding registers, or there is no space available to write to the corresponding registers, the processor is placed in a low power “stall” state. The processor is automatically awakened, via communication across the blocking channel, when data becomes available or space is freed. Thus, the channels of the present invention permit the processor to stay in a low power state.

摘要翻译： 提供了一种用于在处理器和存储器流控制器之间传送命令参数的系统和方法。 系统和方法利用通道接口作为处理器和存储器流控制器之间通信的主要机制。 通道接口例如提供用于与处理器设备，存储器流控制设备，机器状态寄存器和外部处理器中断设备进行通信的通道。 这些通道可以被指定为阻塞或非阻塞。 使用阻塞通道，当没有数据可用于从相应的寄存器读取时，或没有可用空间写入对应的寄存器时，处理器处于低功耗“停止”状态。 当数据可用或空间被释放时，通过阻塞通道的通信自动唤醒处理器。 因此，本发明的通道允许处理器保持在低功率状态。

公开(公告)号：US20050289300A1

公开(公告)日：2005-12-29

申请号：US10875953

申请日：2004-06-24

申请人： Roy Kim ,  Yasukichi Okawa ,  Thuong Truong

发明人： Roy Kim ,  Yasukichi Okawa ,  Thuong Truong

IPC分类号： G06F9/312 ,  G06F12/00 ,  G06F12/08 ,  G06F12/12

CPC分类号： G06F12/126 ,  G06F9/3004 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/3834 ,  G06F12/0831

摘要： The present invention provides for managing an atomic facility cache write back state machine. A first write back selection is made. A reservation pointer pointing to the reserved line in the atomic facility data array is established. A next write back selection is made. An entry for the reservation point for the next write back selection is removed, whereby the valid reservation line is precluded form being selected for the write back. This prevents a modified command from being invalidated.

摘要翻译： 本发明提供了管理原子设施高速缓存回写状态机。 首先回写选择。 建立指向原子设施数据阵列中保留行的保留指针。 进行下一个回写选择。 删除下一次回写选择的预留点的条目，由此排除有效的预留行被选择用于回写。 这样可以防止修改的命令无效。