公开(公告)号：US20110237062A1

公开(公告)日：2011-09-29

申请号：US13069848

申请日：2011-03-23

申请人： Hoonjoo Na ,  Sangjin Hyun ,  Yugyun Shin ,  Hongbae Park ,  Sughun Hong ,  Hye-Lan Lee ,  Hyung-seok Hong

发明人： Hoonjoo Na ,  Sangjin Hyun ,  Yugyun Shin ,  Hongbae Park ,  Sughun Hong ,  Hye-Lan Lee ,  Hyung-seok Hong

IPC分类号： H01L21/28

CPC分类号： H01L21/823842 ,  H01L29/66545

摘要： A method of fabricating a semiconductor device includes forming an interlayer dielectric on a substrate, the interlayer dielectric including first and second openings respectively disposed in first and second regions formed separately in the substrate; fondling a first conductive layer filling the first and second openings; etching the first conductive layer such that a bottom surface of the first opening is exposed and a portion of the first conductive layer in the second opening remains; and forming a second conductive layer filling the first opening and a portion of the second opening.

摘要翻译： 制造半导体器件的方法包括在衬底上形成层间电介质，所述层间电介质包括分别设置在所述衬底中分开形成的第一和第二区域中的第一和第二开口; 抚弄填充第一和第二开口的第一导电层; 蚀刻第一导电层，使得第一开口的底表面露出，并且第二开口中的第一导电层的一部分保留; 以及形成填充所述第一开口和所述第二开口的一部分的第二导电层。

公开(公告)号：US20110217833A1

公开(公告)日：2011-09-08

申请号：US13040472

申请日：2011-03-04

申请人： Hyo-San Lee ,  Bo-Un Yoon ,  Kun-Tack Lee ,  Hag-Ju Cho ,  Sang-Jin Hyun ,  Hoon-Joo Na ,  Hyung-Seok Hong

发明人： Hyo-San Lee ,  Bo-Un Yoon ,  Kun-Tack Lee ,  Hag-Ju Cho ,  Sang-Jin Hyun ,  Hoon-Joo Na ,  Hyung-Seok Hong

IPC分类号： H01L21/28

CPC分类号： H01L21/28

摘要： In an etchant for etching a capping layer having etching selectivity with respect to a dielectric layer, the capping layer changes compositions of the dielectric layer, to thereby control a threshold voltage of a gate electrode including the dielectric layer. The etchant includes about 0.01 to 3 percent by weight of an acid, about 10 to 40 percent by weight of a fluoride salt and a solvent. Accordingly, the dielectric layer is prevented from being damaged by the etching process for removing the capping layer and the electric characteristics of the gate electrode are improved.

摘要翻译： 在蚀刻具有相对于电介质层的蚀刻选择性的封盖层的蚀刻剂中，封盖层改变介电层的组成，从而控制包括电介质层的栅电极的阈值电压。 蚀刻剂包括约0.01至3重量％的酸，约10至40重量％的氟化物盐和溶剂。 因此，通过用于去除封盖层的蚀刻工艺来防止电介质层损坏，并且提高了栅电极的电特性。

公开(公告)号：US09287199B2

公开(公告)日：2016-03-15

申请号：US12972961

申请日：2010-12-20

申请人： Hye-Lan Lee ,  Hong-Bae Park ,  Sang-Jin Hyun ,  Yu-Gyun Shin ,  Sug-Hun Hong ,  Hoon-Joo Na ,  Hyung-Seok Hong

发明人： Hye-Lan Lee ,  Hong-Bae Park ,  Sang-Jin Hyun ,  Yu-Gyun Shin ,  Sug-Hun Hong ,  Hoon-Joo Na ,  Hyung-Seok Hong

IPC分类号： H01L23/522 ,  H01L23/485 ,  H01L21/8238 ,  H01L27/06 ,  H01L27/08 ,  H01L29/94

CPC分类号： H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided are a CMOS transistor, a semiconductor device having the transistor, and a semiconductor module having the device. The CMOS transistor may include first and second interconnection structures respectively disposed in first and second regions of a semiconductor substrate. The first and second regions of the semiconductor substrate may have different conductivity types. The first and second interconnection structures may be disposed on the semiconductor substrate. The first interconnection structure may have a different stacked structure from the second interconnection structure. The CMOS transistor may be disposed in the semiconductor device. The semiconductor device may be disposed in the semiconductor module.

摘要翻译： 提供了CMOS晶体管，具有晶体管的半导体器件和具有该器件的半导体模块。 CMOS晶体管可以包括分别设置在半导体衬底的第一和第二区域中的第一和第二互连结构。 半导体衬底的第一和第二区域可以具有不同的导电类型。 第一和第二互连结构可以设置在半导体衬底上。 第一互连结构可以具有与第二互连结构不同的堆叠结构。 CMOS晶体管可以设置在半导体器件中。 半导体器件可以设置在半导体模块中。

公开(公告)号：US08569821B2

公开(公告)日：2013-10-29

申请号：US13243073

申请日：2011-09-23

申请人： Sangjin Hyun ,  Yugyun Shin ,  Hagju Cho ,  Hyung-seok Hong

发明人： Sangjin Hyun ,  Yugyun Shin ,  Hagju Cho ,  Hyung-seok Hong

IPC分类号： H01L27/108 ,  H01L29/76 ,  H01L29/94 ,  H01L31/119

CPC分类号： H01L21/28185 ,  H01L21/31155 ,  H01L21/3143 ,  H01L21/31612 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/823462 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

摘要： Provided are a semiconductor device and a method of forming the same. The method may include forming a gate dielectric layer including a plurality of elements on a substrate; supplying a specific element to the gate dielectric layer; forming a product though reacting the specific element with at least one of the plurality of elements; and removing the product.

摘要翻译： 提供半导体器件及其形成方法。 该方法可以包括在衬底上形成包括多个元件的栅介质层; 向所述栅介电层提供特定元件; 通过使所述特定元件与所述多个元件中的至少一个元件反应来形成产品; 并移除产品。

公开(公告)号：US08367502B2

公开(公告)日：2013-02-05

申请号：US12654337

申请日：2009-12-17

申请人： Hong-bae Park ,  Hag-ju Cho ,  Sug-hun Hong ,  Sang-jin Hyun ,  Hoon-joo Nah ,  Hyung-seok Hong

发明人： Hong-bae Park ,  Hag-ju Cho ,  Sug-hun Hong ,  Sang-jin Hyun ,  Hoon-joo Nah ,  Hyung-seok Hong

IPC分类号： H01L21/8234

CPC分类号： H01L21/823842 ,  H01L21/82385

摘要： The method involves providing a semiconductor substrate comprising first and second regions in which different conductive metal-oxide semiconductor (MOS) transistors are to be formed. A gate dielectric layer above the semiconductor substrate sequentially forming a first metallic conductive layer and a second metallic conductive layer on and above the gate dielectric layer; covering the second region with a mask, and performing ion plantation of a first material into the first metallic conductive layer of the first region. Removing the second metallic conductive layer of the first region and forming a first gate electrode of the first region and a second gate electrode of the second region by patterning the gate dielectric layer and the first metallic conductive layer of the first region, and the gate dielectric layer, the first metallic conductive layer, and the second metallic conductive layer of the second region. The first and second regions of the semiconductor substrate having different work functions because the gate electrodes of the first and second regions have different thicknesses and at least one of the first and second gate electrodes include impurities.

摘要翻译： 该方法包括提供包括将要形成不同的导电金属氧化物半导体（MOS）晶体管的第一和第二区域的半导体衬底。 在所述半导体衬底上方的栅极电介质层，其顺序地在所述栅极电介质层上方形成第一金属导电层和第二金属导电层; 用掩模覆盖第二区域，并且将第一材料离子种植到第一区域的第一金属导电层中。 通过图案化第一区域的栅介电层和第一金属导电层，去除第一区域的第二金属导电层并形成第一区域的第一栅极电极和第二区域的第二栅极电极，以及栅极电介质 第一金属导电层和第二区域的第二金属导电层。 由于第一和第二区域的栅电极具有不同的厚度，并且第一和第二栅电极中的至少一个包括杂质，所以具有不同功函数的半导体衬底的第一和第二区域。

公开(公告)号：US08309411B2

公开(公告)日：2012-11-13

申请号：US13069848

申请日：2011-03-23

申请人： Hoonjoo Na ,  Sangjin Hyun ,  Yugyun Shin ,  Hongbae Park ,  Sughun Hong ,  Hye-Lan Lee ,  Hyung-Seok Hong

发明人： Hoonjoo Na ,  Sangjin Hyun ,  Yugyun Shin ,  Hongbae Park ,  Sughun Hong ,  Hye-Lan Lee ,  Hyung-Seok Hong

IPC分类号： H01L21/283 ,  H01L21/336

CPC分类号： H01L21/823842 ,  H01L29/66545

摘要： A method of fabricating a semiconductor device includes forming an interlayer dielectric on a substrate, the interlayer dielectric including first and second openings respectively disposed in first and second regions formed separately in the substrate; forming a first conductive layer filling the first and second openings; etching the first conductive layer such that a bottom surface of the first opening is exposed and a portion of the first conductive layer in the second opening remains; and forming a second conductive layer filling the first opening and a portion of the second opening.

摘要翻译： 制造半导体器件的方法包括在衬底上形成层间电介质，所述层间电介质包括分别设置在所述衬底中分开形成的第一和第二区域中的第一和第二开口; 形成填充所述第一和第二开口的第一导电层; 蚀刻第一导电层，使得第一开口的底表面露出，并且第二开口中的第一导电层的一部分保留; 以及形成填充所述第一开口和所述第二开口的一部分的第二导电层。

公开(公告)号：US20120280329A1

公开(公告)日：2012-11-08

申请号：US13554514

申请日：2012-07-20

申请人： Hongbae PARK ,  Hagju CHO ,  Sunghun HONG ,  Sangjin HYUN ,  Hoonjoo NA ,  Hyung-seok HONG

发明人： Hongbae PARK ,  Hagju CHO ,  Sunghun HONG ,  Sangjin HYUN ,  Hoonjoo NA ,  Hyung-seok HONG

IPC分类号： H01L27/092

CPC分类号： H01L21/823842 ,  H01L21/823857 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： A semiconductor device and associated methods, the semiconductor device including a semiconductor substrate with a first well region, a first gate electrode disposed on the first well region, and a first N-type capping pattern, a first P-type capping pattern, and a first gate dielectric pattern disposed between the first well region and the first gate electrode.

摘要翻译： 一种半导体器件及相关方法，所述半导体器件包括具有第一阱区的半导体衬底，设置在第一阱区上的第一栅电极和第一N型封盖图案，第一P型封盖图案和 第一栅极电介质图案，设置在第一阱区域和第一栅极电极之间。

公开(公告)号：US08183141B2

公开(公告)日：2012-05-22

申请号：US12581223

申请日：2009-10-19

申请人： Sangjin Hyun ,  Siyoung Choi ,  Yugyun Shin ,  Kang-Ill Seo ,  Hagju Cho ,  Hoonjoo Na ,  Hyosan Lee ,  Jun-Woong Park ,  Hye-Lan Lee ,  Hyung-Seok Hong

发明人： Sangjin Hyun ,  Siyoung Choi ,  Yugyun Shin ,  Kang-Ill Seo ,  Hagju Cho ,  Hoonjoo Na ,  Hyosan Lee ,  Jun-Woong Park ,  Hye-Lan Lee ,  Hyung-Seok Hong

IPC分类号： H01L21/3205 ,  H01L21/4763 ,  H01L21/00 ,  H01L21/16

CPC分类号： H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

摘要： Provided are a semiconductor device and a method of forming the same. The method may include forming a metal oxide layer on a substrate and forming a sacrificial oxide layer on the metal oxide layer. An annealing process is performed on the substrate. A formation-free energy of the sacrificial oxide layer is greater than a formation-free energy of the metal oxide layer at a process temperature of the annealing process.

摘要翻译： 提供半导体器件及其形成方法。 该方法可以包括在衬底上形成金属氧化物层并在金属氧化物层上形成牺牲氧化物层。 在基板上进行退火处理。 在退火工艺的工艺温度下，牺牲氧化物层的无形成能大于金属氧化物层的无形成能。

公开(公告)号：US20120009746A1

公开(公告)日：2012-01-12

申请号：US13237051

申请日：2011-09-20

申请人： Hongbae Park ,  Hagju Cho ,  Sunghun Hong ,  Sangjin Hyun ,  Hoonjoo Na ,  Hyung-seok Hong

发明人： Hongbae Park ,  Hagju Cho ,  Sunghun Hong ,  Sangjin Hyun ,  Hoonjoo Na ,  Hyung-seok Hong

IPC分类号： H01L21/336

CPC分类号： H01L21/823842 ,  H01L21/823857 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

摘要： A semiconductor device and associated methods, the semiconductor device including a semiconductor substrate with a first well region, a first gate electrode disposed on the first well region, and a first N-type capping pattern, a first P-type capping pattern, and a first gate dielectric pattern disposed between the first well region and the first gate electrode.

摘要翻译： 一种半导体器件及相关方法，所述半导体器件包括具有第一阱区的半导体衬底，设置在第一阱区上的第一栅电极和第一N型封盖图案，第一P型封盖图案和 第一栅极电介质图案，设置在第一阱区域和第一栅极电极之间。

公开(公告)号：US20110121399A1

公开(公告)日：2011-05-26

申请号：US12873611

申请日：2010-09-01

申请人： Hong-bae PARK ,  Sug-hun Hong ,  Sang-jin Hyun ,  Hoon-ju Na ,  Hye-lan Lee ,  Hyung-seok Hong

发明人： Hong-bae PARK ,  Sug-hun Hong ,  Sang-jin Hyun ,  Hoon-ju Na ,  Hye-lan Lee ,  Hyung-seok Hong

IPC分类号： H01L27/092

CPC分类号： H01L21/823842 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7833

摘要： A complementary metal oxide semiconductor (CMOS) device including: a semiconductor substrate including a NMOS region and a PMOS region; a NMOS metal gate stack structure on the NMOS region and including a first high dielectric layer, a first barrier metal gate on the first high dielectric layer and including a metal oxide nitride layer, and a first metal gate on the first barrier metal gate; and a PMOS metal gate stack structure on the PMOS region and including a second high dielectric layer, a second barrier metal gate on the second high dielectric layer and including a metal oxide nitride layer, and a second metal gate on the second barrier metal gate.

摘要翻译： 一种互补金属氧化物半导体（CMOS）器件，包括：包括NMOS区域和PMOS区域的半导体衬底; 在NMOS区域上的NMOS金属栅叠层结构，包括第一高介电层，第一高电介质层上的第一势垒金属栅极，并且包括金属氧化物氮化物层，以及第一栅极金属栅极上的第一金属栅极; 以及在PMOS区域上的PMOS金属栅极堆叠结构，并且包括第二高介电层，第二高介电层上的第二阻挡金属栅极，并且包括金属氧化物氮化物层，以及在第二阻挡金属栅极上的第二金属栅极。