公开(公告)号：US20140006699A1

公开(公告)日：2014-01-02

申请号：US13536663

申请日：2012-06-28

申请人： Kuljit S. Bains ,  John B. Halbert

发明人： Kuljit S. Bains ,  John B. Halbert

IPC分类号： G06F12/00

CPC分类号： G06F3/0659 ,  G06F3/0605 ,  G06F3/0683 ,  G06F13/4022 ,  G06F13/4282 ,  G06F13/4295 ,  G06F15/7807 ,  G11C7/1003 ,  G11C7/1021 ,  G11C7/1072 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4087 ,  G11C11/4097

摘要： Flexible command addressing for memory. An embodiment of a memory device includes a dynamic random-access memory (DRAM); and a system element coupled with the DRAM, the system element including a memory controller for control of the DRAM. The DRAM includes a memory bank, a bus, the bus including a plurality of pins for the receipt of commands, and a logic, wherein the logic provides for shared operation of the bus for a first type of command and a second type of command received on a first set of pins.

摘要翻译： 内存灵活的命令寻址。 存储器件的实施例包括动态随机存取存储器（DRAM）; 以及与DRAM耦合的系统元件，所述系统元件包括用于控制DRAM的存储器控​​制器。 DRAM包括存储体，总线，总线包括用于接收命令的多个引脚和逻辑，其中逻辑提供用于第一类型的命令的总线的共享操作和接收的第二类型的命令 在第一组引脚上。

公开(公告)号：US07412627B2

公开(公告)日：2008-08-12

申请号：US11192249

申请日：2005-07-27

申请人： Kuljit S. Bains ,  Robert M. Ellis ,  Chris B. Freeman ,  John B. Halbert ,  David Zimmerman

发明人： Kuljit S. Bains ,  Robert M. Ellis ,  Chris B. Freeman ,  John B. Halbert ,  David Zimmerman

IPC分类号： G06F11/00

CPC分类号： G11C29/48 ,  G11C29/56 ,  G11C2029/5602

摘要： Some embodiments of the invention enable debugging functionality for memory devices residing on a memory module that are buffered from the memory bus by a buffer chip. Some embodiments map connector signals from a tester coupled to the high speed interface between the buffer chip and the memory bus to an interface between the buffer chip and the memory devices. During test mode, some embodiments bypass the normal operational circuitry of the buffer chip and provide a direct connection to the memory devices. Other embodiments use the existing architecture of the buffer chip to convert high speed pins into low speed pins and map them to pins that are connected to the memory devices. Other embodiments are described in the claims.

摘要翻译： 本发明的一些实施例使得驻留在存储器模块上的存储器设备的调试功能能够通过缓冲器芯片从存储器总线缓冲。 一些实施例将来自耦合到缓冲器芯片和存储器总线之间的高速接口的测试仪的连接器信号映射到缓冲器芯片和存储器件之间的接口。 在测试模式期间，一些实施例绕过缓冲芯片的正常操作电路并提供与存储器件的直接连接。 其他实施例使用缓冲芯片的现有架构将高速引脚转换成低速引脚并将其映射到连接到存储器件的引脚。 在权利要求中描述了其它实施例。

公开(公告)号：US07243205B2

公开(公告)日：2007-07-10

申请号：US10713784

申请日：2003-11-13

申请人： Chris B. Freeman ,  Pete D. Vogt ,  Kuljit S. Bains ,  Robert M. Ellis ,  John B. Halbert ,  Michael W. Williams

发明人： Chris B. Freeman ,  Pete D. Vogt ,  Kuljit S. Bains ,  Robert M. Ellis ,  John B. Halbert ,  Michael W. Williams

IPC分类号： G06F12/00

CPC分类号： G06F13/16

摘要： Method and apparatus for use with buffered memory modules are included among the embodiments. In exemplary systems, the memory module has a buffer that receives memory commands and data, and then presents those commands and data to physical memory devices through a separate interface. The buffer has the capability to accept an implicit memory command, i.e., a command that does not contain a fully-formed memory device command, but instead instructs the memory module buffer to form one or more fully-formed memory device commands to perform memory operations. Substantial memory channel bandwidth can be saved, for instance, with a command that instructs a memory module to clear a region of memory or copy a region to a second area in memory. Other embodiments are described and claimed.

摘要翻译： 在实施例中包括用于缓冲存储器模块的方法和装置。 在示例性系统中，存储器模块具有接收存储器命令和数据的缓冲器，然后通过单独的接口将这些命令和数据呈现给物理存储器设备。 缓冲器具有接受隐含存储器命令的功能，即，不包含完全形成的存储器件命令的命令，而是指示存储器模块缓冲器形成一个或多个完全形成的存储器件命令以执行存储器操作 。 例如，可以通过指令存储器模块清除存储器区域或将区域复制到存储器中的第二区域的命令来保存实质存储器通道带宽。 描述和要求保护其他实施例。

公开(公告)号：US06990036B2

公开(公告)日：2006-01-24

申请号：US10749690

申请日：2003-12-30

申请人： John B. Halbert ,  Robert M. Ellis ,  Kuljit S. Bains ,  Chris B. Freeman

发明人： John B. Halbert ,  Robert M. Ellis ,  Kuljit S. Bains ,  Chris B. Freeman

IPC分类号： G11C7/00

CPC分类号： G11C11/4094 ,  G06F12/0893 ,  G06F2212/3042 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/12 ,  G11C2207/005 ,  Y02D10/13

摘要： Provision and use of sets of isolators to enable the caching of the contents of at least one row of memory cells within a subarray of a bank of a memory device by a row of sense amplifiers associated with the subarray to enable faster access to write the data directed to at least one row through a write operation causing the data to written to the row of sense amplifiers versus from the row of memory cells, directly, and to store an indication that the data cached by the row of sense amplifiers is dirty.

摘要翻译： 提供和使用隔离器组，以使得能够通过与子阵列相关联的一行读出放大器将存储器件组的子阵列内的至少一行存储器单元的内容缓存以使得能够更快地访问写入数据 通过写入操作指向至少一行，使得数据直接从存储单元行写入读出放大器行，并存储由读出放大器行缓冲的数据变脏的指示。

公开(公告)号：US09390785B2

公开(公告)日：2016-07-12

申请号：US14227969

申请日：2014-03-27

申请人： John B. Halbert ,  Kuljit S. Bains

发明人： John B. Halbert ,  Kuljit S. Bains

IPC分类号： G11C11/4076 ,  G11C11/4094 ,  G11C7/04 ,  G11C11/406

CPC分类号： G11C11/4076 ,  G11C7/04 ,  G11C11/40626 ,  G11C11/4094

摘要： Techniques and mechanisms for determining a write recovery time of a memory device. In an embodiment, thermal detection logic detects a signal from a thermal sensor indicating a temperature state of a resource of the memory device. A value of a write recovery parameter is set based on the signal from the thermal sensor. In another embodiment, command logic generates a signal to precharge one or more cells of the memory device. The write recovery parameter is used by timer logic to control a timing of the signal to precharge the one or more cells.

摘要翻译： 用于确定存储器设备的写恢复时间的技术和机制。 在一个实施例中，热检测逻辑检测来自指示存储器件的资源的温度状态的热传感器的信号。 基于来自热传感器的信号设置写恢复参数的值。 在另一实施例中，命令逻辑产生用于对存储器件的一个或多个单元预充电的信号。 写恢复参数由定时器逻辑用于控制信号的定时以对一个或多个单元进行预充电。

公开(公告)号：US09202551B2

公开(公告)日：2015-12-01

申请号：US13536663

申请日：2012-06-28

申请人： Kuljit S. Bains ,  John B. Halbert

发明人： Kuljit S. Bains ,  John B. Halbert

IPC分类号： G06F12/02 ,  G11C11/4097 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/408 ,  G11C7/10

CPC分类号： G06F3/0659 ,  G06F3/0605 ,  G06F3/0683 ,  G06F13/4022 ,  G06F13/4282 ,  G06F13/4295 ,  G06F15/7807 ,  G11C7/1003 ,  G11C7/1021 ,  G11C7/1072 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4087 ,  G11C11/4097

摘要： Flexible command addressing for memory. An embodiment of a memory device includes a dynamic random-access memory (DRAM); and a system element coupled with the DRAM, the system element including a memory controller for control of the DRAM. The DRAM includes a memory bank, a bus, the bus including a plurality of pins for the receipt of commands, and a logic, wherein the logic provides for shared operation of the bus for a first type of command and a second type of command received on a first set of pins.

摘要翻译： 内存灵活的命令寻址。 存储器件的实施例包括动态随机存取存储器（DRAM）; 以及与DRAM耦合的系统元件，所述系统元件包括用于控制DRAM的存储器控​​制器。 DRAM包括存储体，总线，总线包括用于接收命令的多个引脚和逻辑，其中逻辑提供用于第一类型的命令的总线的共享操作和接收的第二类型的命令 在第一组引脚上。

公开(公告)号：US09158616B2

公开(公告)日：2015-10-13

申请号：US13619452

申请日：2012-09-14

申请人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

发明人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

IPC分类号： G06F11/00 ,  G06F11/10

CPC分类号： G06F11/10 ,  G06F11/1016

摘要： A method and system for error management in a memory device. In one embodiment of the invention, the memory device can handle commands and address parity errors and cyclic redundancy check errors. In one embodiment of the invention, the memory can detect whether a received command has any parity errors by determining whether the command bits or the address bits of the received command has any parity errors. If a parity error or cyclic redundancy check error in the received command is detected, an error handling mechanism is triggered to recover from the errant command.

摘要翻译： 一种用于存储器件中的错误管理的方法和系统。 在本发明的一个实施例中，存储器设备可以处理命令和寻址奇偶校验错误和循环冗余校验错误。 在本发明的一个实施例中，存储器可以通过确定接收到的命令的命令位或地址位是否具有任何奇偶校验错误来检测所接收的命令是否具有任何奇偶校验错误。 如果检测到接收到的命令中的奇偶校验错误或循环冗余校验错误，则触发错误处理机制以从错误命令中恢复。

公开(公告)号：US20150279446A1

公开(公告)日：2015-10-01

申请号：US14227969

申请日：2014-03-27

申请人： John B. Halbert ,  Kuljit S. Bains

发明人： John B. Halbert ,  Kuljit S. Bains

IPC分类号： G11C11/4076 ,  G11C11/4094

CPC分类号： G11C11/4076 ,  G11C7/04 ,  G11C11/40626 ,  G11C11/4094

摘要： Techniques and mechanisms for determining a write recovery time of a memory device. In an embodiment, thermal detection logic detects a signal from a thermal sensor indicating a temperature state of a resource of the memory device. A value of a write recovery parameter is set based on the signal from the thermal sensor. In another embodiment, command logic generates a signal to precharge one or more cells of the memory device. The write recovery parameter is used by timer logic to control a timing of the signal to precharge the one or more cells.

摘要翻译： 用于确定存储器设备的写恢复时间的技术和机制。 在一个实施例中，热检测逻辑检测来自指示存储器件的资源的温度状态的热传感器的信号。 基于来自热传感器的信号设置写恢复参数的值。 在另一实施例中，命令逻辑产生用于对存储器件的一个或多个单元预充电的信号。 写恢复参数由定时器逻辑用于控制信号的定时以对一个或多个单元进行预充电。

公开(公告)号：US08862973B2

公开(公告)日：2014-10-14

申请号：US12634286

申请日：2009-12-09

申请人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

发明人： Kuljit S. Bains ,  David J. Zimmerman ,  Dennis W. Brzezinski ,  Michael Williams ,  John B. Halbert

IPC分类号： G06F11/00

CPC分类号： G06F11/1016

摘要： A method and system for error management in a memory device. In one embodiment of the invention, the memory device can handle commands and address parity errors and cyclic redundancy check errors. In one embodiment of the invention, the memory can detect whether a received command has any parity errors by determining whether the command bits or the address bits of the received command has any parity errors. If a parity error or cyclic redundancy check error in the received command is detected, an error handling mechanism is triggered to recover from the errant command.

摘要翻译： 一种用于存储器件中的错误管理的方法和系统。 在本发明的一个实施例中，存储器设备可以处理命令和寻址奇偶校验错误和循环冗余校验错误。 在本发明的一个实施例中，存储器可以通过确定接收到的命令的命令位或地址位是否具有任何奇偶校验错误来检测所接收的命令是否具有任何奇偶校验错误。 如果检测到接收到的命令中的奇偶校验错误或循环冗余校验错误，则触发错误处理机制以从错误命令中恢复。

公开(公告)号：US20140006704A1

公开(公告)日：2014-01-02

申请号：US13539417

申请日：2012-06-30

申请人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

发明人： Zvika Greenfield ,  Kuljit S. Bains ,  Theodore Z. Schoenborn ,  Christopher P. Mozak ,  John B. Halbert

IPC分类号： G06F11/30 ,  G11C11/406

CPC分类号： G06F11/3037 ,  G06F11/004 ,  G06F11/3471 ,  G06F2201/81 ,  G06F2201/88 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622

摘要： A system monitors data accesses to specific rows of memory to determine if a row hammer condition exists. The system can monitor accessed rows of memory to determine if the number of accesses to any of the rows exceeds a threshold associated with risk of data corruption on a row of memory physically adjacent to the row with high access. Based on the monitoring, a memory controller can determine if the number of accesses to a row exceeds the threshold, and indicate address information for the row whose access count reaches the threshold.

摘要翻译： 系统监视对特定行存储器的数据访问，以确定是否存在行锤条件。 该系统可以监视所访问的存储行，以确定对任何行的访问次数是否超过与物理上与高访问行相邻的存储体上的数据损坏风险相关联的阈值。 基于监视，存储器控制器可以确定对行的访问次数是否超过阈值，并且指示访问计数达到阈值的行的地址信息。