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    Buffered memory module with implicit to explicit memory command expansion
    1.
    发明授权
    Buffered memory module with implicit to explicit memory command expansion 有权
    缓冲内存模块，具有隐式显式内存命令扩展

    公开(公告)号：US07243205B2

    公开(公告)日：2007-07-10

    申请号：US10713784

    申请日：2003-11-13

    申请人： Chris B. Freeman ,  Pete D. Vogt ,  Kuljit S. Bains ,  Robert M. Ellis ,  John B. Halbert ,  Michael W. Williams

    发明人： Chris B. Freeman ,  Pete D. Vogt ,  Kuljit S. Bains ,  Robert M. Ellis ,  John B. Halbert ,  Michael W. Williams

    IPC分类号： G06F12/00

    CPC分类号： G06F13/16

    摘要： Method and apparatus for use with buffered memory modules are included among the embodiments. In exemplary systems, the memory module has a buffer that receives memory commands and data, and then presents those commands and data to physical memory devices through a separate interface. The buffer has the capability to accept an implicit memory command, i.e., a command that does not contain a fully-formed memory device command, but instead instructs the memory module buffer to form one or more fully-formed memory device commands to perform memory operations. Substantial memory channel bandwidth can be saved, for instance, with a command that instructs a memory module to clear a region of memory or copy a region to a second area in memory. Other embodiments are described and claimed.

    摘要翻译： 在实施例中包括用于缓冲存储器模块的方法和装置。 在示例性系统中，存储器模块具有接收存储器命令和数据的缓冲器，然后通过单独的接口将这些命令和数据呈现给物理存储器设备。 缓冲器具有接受隐含存储器命令的功能，即，不包含完全形成的存储器件命令的命令，而是指示存储器模块缓冲器形成一个或多个完全形成的存储器件命令以执行存储器操作 。 例如，可以通过指令存储器模块清除存储器区域或将区域复制到存储器中的第二区域的命令来保存实质存储器通道带宽。 描述和要求保护其他实施例。

    METHOD, SYSTEM AND APPARATUS FOR EVALUATION OF INPUT/OUTPUT BUFFER CIRCUITRY
    5.
    发明申请
    METHOD, SYSTEM AND APPARATUS FOR EVALUATION OF INPUT/OUTPUT BUFFER CIRCUITRY 有权
    用于评估输入/输出缓冲器电路的方法，系统和装置

    公开(公告)号：US20140089752A1

    公开(公告)日：2014-03-27

    申请号：US13625744

    申请日：2012-09-24

    申请人： Christopher J. Nelson ,  Tak M. Mak ,  David J. Zimmerman ,  Pete D. Vogt

    发明人： Christopher J. Nelson ,  Tak M. Mak ,  David J. Zimmerman ,  Pete D. Vogt

    IPC分类号： G01R31/3177

    CPC分类号： G01R31/31716 ,  G01R31/31713 ,  G01R31/3177 ,  G01R31/3181 ,  G01R31/3187 ,  G06F11/3485 ,  G11C7/10 ,  G11C29/02 ,  G11C29/022 ,  G11C29/1201 ,  G11C29/32 ,  H04L1/243

    摘要： Techniques and mechanisms for evaluating I/O buffer circuits. In an embodiment, test rounds are performed for a device including the I/O buffer circuits, each of the test rounds comprising a respective loop-back test for each of the I/O buffer circuits. Each of the test rounds corresponds to a different respective delay between a transmit clock signal and a receive clock signal. In another embodiment, a first test round indicates a failure condition for at least one I/O buffer circuit and a second test round indicates the failure condition for each of the I/O buffer circuits. Evaluation of the I/O buffer circuits determines whether the device satisfies a test condition, where the determining is based on a difference between the delay corresponding to the first test round and the delay corresponding to the second test round.

    摘要翻译： 用于评估I / O缓冲电路的技术和机制。 在一个实施例中，对包括I / O缓冲器电路的设备执行测试轮，每个测试轮包括对于每个I / O缓冲器电路的相应回环测试。 每个测试轮对应于发送时钟信号和接收时钟信号之间的不同的相应延迟。 在另一个实施例中，第一测试轮指示至少一个I / O缓冲器电路的故障条件，第二测试轮指示每个I / O缓冲电路的故障条件。 I / O缓冲电路的评估确定装置是否满足测试条件，其中确定是基于与第一测试轮对应的延迟与对应于第二测试轮的延迟之间的差。

    Memory device identification
    7.
    发明授权
    Memory device identification 有权
    存储设备识别

    公开(公告)号：US07702874B2

    公开(公告)日：2010-04-20

    申请号：US11165595

    申请日：2005-06-22

    申请人： Pete D. Vogt

    发明人： Pete D. Vogt

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

    CPC分类号： G11C11/4072 ,  G11C7/20 ,  H01L2924/15174 ,  H01L2924/15311

    摘要： A memory device may determine its device ID in response to the order of a received training pattern. The training pattern may be transmitted over swizzled signal lines to multiple memory devices arranged in a logical stack. Each memory device may be packaged on a substrate having the swizzled signal lines. The memory devices may be physically stacked or planar. Other embodiments are described and claimed.

    摘要翻译： 存储器设备可以响应于所接收的训练模式的顺序来确定其设备ID。 训练模式可以通过交错的信号线发送到布置在逻辑堆栈中的多个存储器件。 每个存储器件可以封装在具有变化的信号线的衬底上。 存储器件可以物理堆叠或平面。 描述和要求保护其他实施例。

    I/O data interconnect reuse as repeater
    8.
    发明授权
    I/O data interconnect reuse as repeater 有权
    I / O数据互连重用为中继器

    公开(公告)号：US07417883B2

    公开(公告)日：2008-08-26

    申请号：US11027004

    申请日：2004-12-30

    申请人： Pete D. Vogt

    发明人： Pete D. Vogt

    IPC分类号： G11C5/06

    CPC分类号： G11C5/04

    摘要： Some embodiments may include a memory with a first memory device and data pins, and a second memory device coupled with some of the data pins of the first memory device, allowing the first memory device to operate as a data repeater for the second memory device. An embodiment may comprise a memory device with a memory die, a first plurality of data pins to operate as input and output to the memory die, and a second plurality of data pins to function as a repeater. An embodiment method may involve configuring a first memory device as a repeater, sending data to the first memory device, and forwarding the data to a second memory device.

    摘要翻译： 一些实施例可以包括具有第一存储器设备和数据引脚的存储器，以及与第一存储器设备的一些数据引脚耦合的第二存储器件，允许第一存储器件作为第二存储器件的数据中继器工作。 实施例可以包括具有存储器管芯的存储器件，用作作为输入和输出到存储管芯的第一多个数据管脚和用作中继器的第二多个数据管脚。 实施例方法可以包括将第一存储器设备配置为中继器，向第一存储器设备发送数据，以及将数据转发到第二存储器设备。

    Memory modules that receive clock information and are placed in a low power state
    9.
    发明授权
    Memory modules that receive clock information and are placed in a low power state 有权
    接收时钟信息并置于低功率状态的内存模块

    公开(公告)号：US07366931B2

    公开(公告)日：2008-04-29

    申请号：US11027237

    申请日：2004-12-30

    申请人： Pete D. Vogt

    发明人： Pete D. Vogt

    IPC分类号： G06F1/26 ,  G06F1/32

    CPC分类号： G11C5/14 ,  G06F2213/0038 ,  G11C5/04 ,  G11C29/02 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254

    摘要： Embodiments described herein provide a power saving state for a memory system. For example, a memory system may derive clocking information from a training pattern sent over a memory channel. A memory may comprise a link to receive training frames, and circuitry to derive a clock from the training frames, and place the memory module in a low power state between training frames. Embodiments as described herein may utilize periodic training frames to implement a power saving state on the channel or the memory system, either in whole or in part.

    摘要翻译： 本文描述的实施例提供了用于存储器系统的省电状态。 例如，存储器系统可以从通过存储器通道发送的训练模式导出时钟信息。 存储器可以包括用于接收训练帧的链路，以及从训练帧导出时钟的电路，并且将训练帧之间的存储器模块置于低功率状态。 本文描述的实施例可以利用周期性训练帧来实现在信道或存储器系统上的全部或部分的省电状态。

    Memory channel with redundant presence detect
    10.
    发明授权
    Memory channel with redundant presence detect 有权
    具有冗余存在检测的内存通道

    公开(公告)号：US07340537B2

    公开(公告)日：2008-03-04

    申请号：US10456178

    申请日：2003-06-04

    申请人： Pete D. Vogt

    发明人： Pete D. Vogt

    IPC分类号： G06F3/00

    CPC分类号： G11C7/1066 ,  G11C7/10 ,  G11C7/1072 ,  G11C11/4093

    摘要： A memory agent may include a link interface having bit lanes and may utilize more than one bit lane to determine if another memory agent is also connected to the same link interface.

    摘要翻译： 存储器代理可以包括具有位通道的链路接口，并且可以利用多于一个比特通道来确定另一存储器代理是否也连接到相同的链路接口。