公开(公告)号：US20050277275A1

公开(公告)日：2005-12-15

申请号：US10854389

申请日：2004-05-26

申请人： Dharmesh Jawarani ,  Tab Stephens

发明人： Dharmesh Jawarani ,  Tab Stephens

IPC分类号： H01L21/28 ,  H01L21/285 ,  H01L21/3205 ,  H01L21/3215 ,  H01L21/336 ,  H01L21/4763 ,  H01L29/76

CPC分类号： H01L29/66507 ,  H01L21/28052 ,  H01L21/28061 ,  H01L21/28518 ,  H01L21/32155 ,  H01L29/6659

摘要： A method for forming a semiconductor device includes providing a semiconductor substrate, forming an insulating layer over the semiconductor substrate, forming a conductive layer over the insulating layer, forming a first metal silicide layer over the conductive layer, patterning the conductive layer to form a patterned first layer, wherein the patterned first layer is a part of a control electrode, patterning the first metal silicide layer to form a patterned first metal silicide layer over the control electrode so that the patterned first metal silicide layer remains over the control electrode, and forming a second metal silicide over the patterned metal silicide layer, wherein the second metal silicide layer has a thickness greater than the thickness of first metal silicide layer.

摘要翻译： 一种形成半导体器件的方法包括提供半导体衬底，在半导体衬底上形成绝缘层，在绝缘层上形成导电层，在导电层上形成第一金属硅化物层，图案化导电层以形成图案化 第一层，其中图案化的第一层是控制电极的一部分，图案化第一金属硅化物层以在控制电极上形成图案化的第一金属硅化物层，使得图案化的第一金属硅化物层保留在控制电极上方，并且形成 在所述图案化金属硅化物层上方的第二金属硅化物，其中所述第二金属硅化物层的厚度大于所述第一金属硅化物层的厚度。

公开(公告)号：US20050090067A1

公开(公告)日：2005-04-28

申请号：US10694077

申请日：2003-10-27

申请人： Dharmesh Jawarani

发明人： Dharmesh Jawarani

IPC分类号： H01L21/265 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/425 ,  H01L21/4763 ,  H01L29/78

CPC分类号： H01L21/2652 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A polysilicon line (22), used e.g. as a gate, has a portion (30) amorphized by implanting (19) particles having a relatively large atomic mass. The amorphized portion is used to form a metal silicide (38) having a desirably low sheet resistance. Exemplary metals are cobalt and nickel that can provide the thin lines of below 50 nanometers. An exemplary particle for implanting that has sufficient atomic mass is xenon. The dose and the energy of the implant (19) are potentially different based on the linewidth (21) of the polysilicon line (22).

摘要翻译： 多晶硅线（22） 作为栅极，具有通过注入（19）具有较大原子质量的颗粒而非晶化的部分（30）。 非晶化部分用于形成具有期望的低薄层电阻的金属硅化物（38）。 示例性的金属是可以提供低于50纳米的细线的钴和镍。 具有足够原子质量的用于注入的示例性颗粒是氙。 基于多晶硅线（22）的线宽（21），植入物（19）的剂量和能量潜在地不同。

公开(公告)号：US07713801B2

公开(公告)日：2010-05-11

申请号：US11694264

申请日：2007-03-30

申请人： Vishal P. Trivedi ,  Dharmesh Jawarani ,  Michael D. Turner

发明人： Vishal P. Trivedi ,  Dharmesh Jawarani ,  Michael D. Turner

IPC分类号： H01L21/00 ,  H01L21/84 ,  H01L21/311

CPC分类号： H01L21/31111 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/7833 ,  H01L29/7843

摘要： A method for making a semiconductor structure (10) includes providing a wafer with a structure (16) having a sidewall, forming a sidewall spacer (22) adjacent to the sidewall, and forming a layer of material (28) over the wafer including over the sidewall spacer and over the structure having the sidewall. The method further includes etching the layer, wherein the etching (i) leaves at least portions of the sidewall spacer exposed and (ii) leaves a portion of the layer located over the structure having a sidewall. The portion of the layer located over the structure having a sidewall is reduced in thickness by the etching. Subsequent to etching the layer, the method includes removing the sidewall spacer.

摘要翻译： 制造半导体结构（10）的方法包括：提供具有侧壁的结构（16）的晶片，形成与侧壁相邻的侧壁间隔物（22），并且在晶片上方形成一层材料（28） 侧壁间隔件和具有侧壁的结构上。 所述方法还包括蚀刻所述层，其中所述蚀刻（i）使所述侧壁间隔物的至少一部分暴露，并且（ii）离开位于具有侧壁的结构上方的层的一部分。 位于具有侧壁的结构上方的层的部分通过蚀刻而减小厚度。 在蚀刻该层之后，该方法包括去除侧壁间隔物。

公开(公告)号：US07510922B2

公开(公告)日：2009-03-31

申请号：US11339953

申请日：2006-01-26

申请人： Mark D. Hall ,  Dharmesh Jawarani ,  Mehul D. Shroff ,  Edward O. Travis

发明人： Mark D. Hall ,  Dharmesh Jawarani ,  Mehul D. Shroff ,  Edward O. Travis

IPC分类号： H01L21/338 ,  H01L21/4763

CPC分类号： H01L29/6656 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833

摘要： A semiconductor process and apparatus provide a T-shaped structure (84) formed from a polysilicon structure (10) and polysilicon spacers (80, 82) and having a narrower bottom dimension (e.g., at or below 40 nm) and a larger top critical dimension (e.g., at or above 40 nm) so that a silicide may be formed from a first material (such as CoSi2) in at least the upper region (100) of the T-shaped structure (84) without incurring the increased resistance caused by agglomeration and voiding that can occur with certain silicides at the smaller critical dimensions.

摘要翻译： 半导体工艺和设备提供由多晶硅结构（10）和多晶硅间隔物（80,82）形成并且具有较窄的底部尺寸（例如，等于或低于40nm）的T形结构（84）和较大的顶部关键 尺寸（例如，在40nm以上），使得硅化物可以在至少T形结构（84）的上部区域（100）中由第一材料（例如CoSi 2）形成，而不会引起增加的电阻 通过在较小的临界尺寸下，某些硅化物可能发生的聚集和排空。

公开(公告)号：US07235471B2

公开(公告)日：2007-06-26

申请号：US10854389

申请日：2004-05-26

申请人： Dharmesh Jawarani ,  Tab A. Stephens

发明人： Dharmesh Jawarani ,  Tab A. Stephens

IPC分类号： H01L21/28 ,  H01L21/44

CPC分类号： H01L29/66507 ,  H01L21/28052 ,  H01L21/28061 ,  H01L21/28518 ,  H01L21/32155 ,  H01L29/6659

摘要： A method for forming a semiconductor device includes providing a semiconductor substrate, forming an insulating layer over the semiconductor substrate, forming a conductive layer over the insulating layer, forming a first metal silicide layer over the conductive layer, patterning the conductive layer to form a patterned first layer, wherein the patterned first layer is a part of a control electrode, patterning the first metal silicide layer to form a patterned first metal silicide layer over the control electrode so that the patterned first metal silicide layer remains over the control electrode, and forming a second metal silicide over the patterned metal silicide layer, wherein the second metal silicide layer has a thickness greater than the thickness of first metal silicide layer.

摘要翻译： 一种形成半导体器件的方法包括提供半导体衬底，在半导体衬底上形成绝缘层，在绝缘层上形成导电层，在导电层上形成第一金属硅化物层，图案化导电层以形成图案化 第一层，其中图案化的第一层是控制电极的一部分，图案化第一金属硅化物层以在控制电极上形成图案化的第一金属硅化物层，使得图案化的第一金属硅化物层保留在控制电极上方，并且形成 在所述图案化金属硅化物层上方的第二金属硅化物，其中所述第二金属硅化物层的厚度大于所述第一金属硅化物层的厚度。

公开(公告)号：US20070048985A1

公开(公告)日：2007-03-01

申请号：US11213470

申请日：2005-08-26

申请人： Dharmesh Jawarani ,  Chong-Cheng Fu ,  Mark Hall

发明人： Dharmesh Jawarani ,  Chong-Cheng Fu ,  Mark Hall

IPC分类号： H01L21/28

CPC分类号： H01L29/66507

摘要： A semiconductor fabrication process includes forming a gate stack overlying semiconductor substrate. Source/drain regions are formed in the substrate laterally aligned to the gate stack. A hard mask is formed overlying a gate electrode of the gate stack. A first silicide is then formed selectively over the source/drain regions. After removing the hard mask, a second silicide is selectively formed on the gate electrode. The first silicide and the second silicide are different. Forming the gate stack may include forming a gate dielectric on the semiconductor substrate and a polysilicon gate electrode on the gate dielectric. The gate electrode may have a line width of less than 40 nm. Forming the second silicide may include forming nickel silicide in upper portions of the gate electrode.

摘要翻译： 半导体制造工艺包括形成覆盖半导体衬底的栅叠层。 源极/漏极区域形成在与栅极叠层横向对准的衬底中。 形成覆盖栅极堆叠的栅电极的硬掩模。 然后在源极/漏极区域上选择性地形成第一硅化物。 在去除硬掩模之后，在栅电极上选择性地形成第二硅化物。 第一硅化物和第二硅化物不同。 形成栅极堆叠可以包括在半导体衬底上形成栅极电介质和在栅极电介质上形成多晶硅栅电极。 栅电极的线宽可以小于40nm。 形成第二硅化物可以包括在栅电极的上部形成硅化镍。

公开(公告)号：US20070026593A1

公开(公告)日：2007-02-01

申请号：US11192968

申请日：2005-07-29

申请人： Dharmesh Jawarani ,  Chun-Li Liu ,  Marius Orlowski

发明人： Dharmesh Jawarani ,  Chun-Li Liu ,  Marius Orlowski

IPC分类号： H01L21/8234 ,  H01L21/336

CPC分类号： H01L29/665 ,  H01L29/1083 ,  H01L29/4925 ,  H01L29/66636 ,  H01L29/7834

摘要： A semiconductor fabrication method includes forming a gate module overlying a substrate. Recesses are etched in the substrate using the gate module as a mask. A barrier layer is deposited over the wafer and anisotropically etched to form barrier “curtains” on sidewalls of the source/drain recesses. A metal layer is deposited wherein the metal layer contacts a semiconductor within the recess. The wafer is annealed to form a silicide selectively. The diffusivity of the metal with respect to the barrier structure material is an order of magnitude less than the diffusivity of the metal with respect to the semiconductor material. The etched recesses may include re-entrant sidewalls. The metal layer may be a nickel layer and the barrier layer may be a titanium nitride layer. Silicon or silicon germanium epitaxial structures may be formed in the recesses overlying the semiconductor substrate.

摘要翻译： 半导体制造方法包括形成覆盖在基板上的栅极模块。 使用栅极模块作为掩模在衬底中蚀刻凹陷。 阻挡层沉积在晶片上并进行各向异性蚀刻以在源极/漏极凹槽的侧壁上形成屏障“窗帘”。 沉积金属层，其中金属层与凹槽内的半导体接触。 将晶片退火以选择性地形成硅化物。 金属相对于阻挡结构材料的扩散率比金属相对于半导体材料的扩散率小一个数量级。 蚀刻的凹槽可以包括再入口侧壁。 金属层可以是镍层，阻挡层可以是氮化钛层。 可以在覆盖半导体衬底的凹部中形成硅或硅锗外延结构。

公开(公告)号：US07622339B2

公开(公告)日：2009-11-24

申请号：US11340049

申请日：2006-01-26

申请人： Mark D. Hall ,  Dharmesh Jawarani ,  Mehul D. Shroff ,  Edward O. Travis

发明人： Mark D. Hall ,  Dharmesh Jawarani ,  Mehul D. Shroff ,  Edward O. Travis

IPC分类号： H01L21/338

CPC分类号： H01L21/28114 ,  H01L29/42376 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A semiconductor process and apparatus provide a T-shaped structure (96) formed from a polysilicon structure (10) and an epitaxially grown polysilicon layer (70) and having a narrower bottom critical dimension (e.g., at or below 40 nm) and a larger top critical dimension (e.g., at or above 40 nm) so that a silicide may be formed from a first material (such as CoSi2) in at least the upper region (90) of the T-shaped structure (96) without incurring the increased resistance caused by agglomeration and voiding that can occur with certain silicides at the smaller critical dimensions.

摘要翻译： 半导体工艺和装置提供由多晶硅结构（10）和外延生长的多晶硅层（70）形成并且具有较窄的底部临界尺寸（例如，等于或低于40nm）形成的T形结构（96）和更大的 顶部临界尺寸（例如，在40nm以上），使得硅化物可以在至少T形结构（96）的上部区域（90）中由第一材料（例如CoSi 2）形成，而不会增加 在较小的临界尺寸下，某些硅化物可能会发生聚集和排空引起的电阻。

公开(公告)号：US20080242094A1

公开(公告)日：2008-10-02

申请号：US11694264

申请日：2007-03-30

申请人： Vishal P. Trivedi ,  Dharmesh Jawarani ,  Michael D. Turner

发明人： Vishal P. Trivedi ,  Dharmesh Jawarani ,  Michael D. Turner

IPC分类号： H01L21/00

CPC分类号： H01L21/31111 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/7833 ,  H01L29/7843

摘要： A method for making a semiconductor structure (10) includes providing a wafer with a structure (16) having a sidewall, forming a sidewall spacer (22) adjacent to the sidewall, and forming a layer of material (28) over the wafer including over the sidewall spacer and over the structure having the sidewall. The method further includes etching the layer, wherein the etching (i) leaves at least portions of the sidewall spacer exposed and (ii) leaves a portion of the layer located over the structure having a sidewall. The portion of the layer located over the structure having a sidewall is reduced in thickness by the etching. Subsequent to etching the layer, the method includes removing the sidewall spacer.

摘要翻译： 制造半导体结构（10）的方法包括：提供具有侧壁的结构（16）的晶片，形成与侧壁相邻的侧壁间隔物（22），并且在晶片上方形成一层材料（28） 侧壁间隔件和具有侧壁的结构上。 所述方法还包括蚀刻所述层，其中所述蚀刻（i）使所述侧壁间隔物的至少一部分暴露，并且（ii）离开位于具有侧壁的结构上方的层的一部分。 位于具有侧壁的结构上方的层的部分通过蚀刻而减小厚度。 在蚀刻该层之后，该方法包括去除侧壁间隔物。

公开(公告)号：US20080164531A1

公开(公告)日：2008-07-10

申请号：US11650252

申请日：2007-01-04

申请人： Dharmesh Jawarani ,  Ross E. Noble ,  David C. Wang

发明人： Dharmesh Jawarani ,  Ross E. Noble ,  David C. Wang

IPC分类号： H01L27/088 ,  H01L21/04

CPC分类号： H01L21/823807 ,  H01L21/76829 ,  H01L21/823412 ,  H01L21/823425 ,  H01L29/7843

摘要： A method for making a semiconductor device is provided by (a) providing a substrate (203) having first (205) and second (207) gate structures thereon; (b) forming an underlayer (231) over the first and second gate structures; (c) removing the underlayer from the first gate structure; (d) forming a first stressor layer (216) over the first and second gate structures; and (e) selectively removing the first stressor layer from the second gate structure through the use of a first etch which is selective to the underlayer.

摘要翻译： 提供一种制造半导体器件的方法，该方法是（a）提供其上具有第一（205）和第二（207）栅极结构的衬底（203） （b）在所述第一和第二栅极结构上形成底层（231）; （c）从第一栅极结构去除底层; （d）在所述第一和第二栅极结构上形成第一应力层（216）; 和（e）通过使用对底层有选择性的第一蚀刻，从第二栅极结构选择性地去除第一应力层。