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    Memory link training
    21.
    发明授权
    Memory link training 有权
    记忆链接训练

    公开(公告)号：US07886174B2

    公开(公告)日：2011-02-08

    申请号：US11769414

    申请日：2007-06-27

    申请人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

    发明人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

    IPC分类号： G06F1/12 ,  G06F13/42 ,  H04L5/00 ,  H04L7/00

    CPC分类号： G06F13/1689

    摘要： An apparatus and method are disclosed. In one embodiment, the apparatus trains a memory link using a signal alignment unit. The signal alignment unit aligns a read data strobe signal that is transmitted on the link with the center of a read data eye transmitted on the link. Next, the signal alignment unit aligns a receive enable signal that is transmitted on the link with the absolute time that data returns the data lines of the link a column address strobe signal is sent to the memory coupled to the link. Next, the signal alignment unit aligns a write data strobe signal transmitted on the link with the link's clock signal. Finally, the signal alignment unit aligns the center of the write data eye transmitted on the link with the write data strobe transmitted on the link.

    摘要翻译： 公开了一种装置和方法。 在一个实施例中，该装置使用信号对准单元来训练存储器链路。 信号对准单元将在链路上发送的读数据选通信号与在链路上发送的读数据眼的中心对齐。 接下来，信号对准单元使在链路上发送的接收使能信号与数据将链路数据线的数据线返回给连接到链路的存储器的列地址选通信号发送的绝对时间对齐。 接下来，信号对准单元将在链路上发送的写数据选通信号与链路的时钟信号对齐。 最后，信号对准单元将在链路上发送的写入数据眼睛的中心与链路上发送的写数据选通脉冲对齐。

    MEMORY LINK TRAINING
    22.
    发明申请
    MEMORY LINK TRAINING 有权
    记忆链接训练

    公开(公告)号：US20090006776A1

    公开(公告)日：2009-01-01

    申请号：US11769414

    申请日：2007-06-27

    申请人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

    发明人： Bryan L. Spry ,  Christopher P. Mozak ,  Stanley S. Kulick

    IPC分类号： G06F12/00

    CPC分类号： G06F13/1689

    摘要： An apparatus and method are disclosed. In one embodiment, the apparatus trains a memory link using a signal alignment unit. The signal alignment unit aligns a read data strobe signal that is transmitted on the link with the center of a read data eye transmitted on the link. Next, the signal alignment unit aligns a receive enable signal that is transmitted on the link with the absolute time that data returns the data lines of the link a column address strobe signal is sent to the memory coupled to the link. Next, the signal alignment unit aligns a write data strobe signal transmitted on the link with the link's clock signal. Finally, the signal alignment unit aligns the center of the write data eye transmitted on the link with the write data strobe transmitted on the link.

    摘要翻译： 公开了一种装置和方法。 在一个实施例中，该装置使用信号对准单元来训练存储器链路。 信号对准单元将在链路上发送的读数据选通信号与在链路上发送的读数据眼的中心对齐。 接下来，信号对准单元使在链路上发送的接收使能信号与数据将链路数据线的数据线返回给连接到链路的存储器的列地址选通信号发送的绝对时间对齐。 接下来，信号对准单元将在链路上发送的写数据选通信号与链路的时钟信号对齐。 最后，信号对准单元将在链路上发送的写入数据眼睛的中心与链路上发送的写数据选通脉冲对齐。

    HIGH-VOLTAGE POWER GATING
    23.
    发明申请
    HIGH-VOLTAGE POWER GATING 有权
    高电压电源

    公开(公告)号：US20140126090A1

    公开(公告)日：2014-05-08

    申请号：US13669204

    申请日：2012-11-05

    申请人： Christopher P. Mozak ,  Hong Yun Tan

    发明人： Christopher P. Mozak ,  Hong Yun Tan

    IPC分类号： H03K17/56 ,  H02H9/04

    CPC分类号： H02H9/046 ,  H03K17/102 ,  H03K17/223

    摘要： Power gating circuits. A transistor stack is coupled between a voltage supply to provide a gated supply voltage. The supply voltage is greater than the maximum junction voltage of the individual transistors in the transistor stack. Termination circuitry for input/output (I/O) lines coupled to operate using the gated supply voltage. The termination circuitry comprising at least a resistive element coupled between an I/O interface and a termination voltage supply.

    摘要翻译： 电源门控电路。 晶体管堆叠耦合在电压源之间以提供门控电源电压。 电源电压大于晶体管堆叠中单个晶体管的最大结电压。 用于输入/输出（I / O）线的端接电路，其耦合以使用门控电源电压进行操作。 所述终端电路至少包括耦合在I / O接口和终端电压源之间的电阻元件。

    Suppressing power supply noise using data scrambling in double data rate memory systems
    25.
    发明授权
    Suppressing power supply noise using data scrambling in double data rate memory systems 有权
    使用双数据速率存储器系统中的数据扰频抑制电源噪声

    公开(公告)号：US07945050B2

    公开(公告)日：2011-05-17

    申请号：US11864141

    申请日：2007-09-28

    申请人： Christopher P. Mozak

    发明人： Christopher P. Mozak

    IPC分类号： H04L9/00 ,  G06F12/14 ,  H04N7/16

    CPC分类号： G06F7/584 ,  G06F2207/582

    摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for suppressing power supply noise using data scrambling in double data rate memory systems. In some embodiments, an integrated circuit includes a transmit data path to transmit data to one or more memory devices. The transmit data path may include scrambling logic to generate, in parallel, N pseudo random outputs that are uncorrelated with each other. The output data and the pseudo random outputs are input to XOR logic. The transmit data path transmits the output the of XOR logic which has a substantially white frequency spectrum. Other embodiments are described and claimed.

    摘要翻译： 本发明的实施例一般涉及使用双倍数据速率存储器系统中的数据加扰来抑制电源噪声的系统，方法和装置。 在一些实施例中，集成电路包括用于将数据发送到一个或多个存储器设备的发送数据路径。 发送数据路径可以包括加扰逻辑，以并行地生成与彼此不相关的N个伪随机输出。 输出数据和伪随机输出被输入到异或逻辑。 发送数据路径发送具有基本为白色频谱的XOR逻辑的输出。 描述和要求保护其他实施例。

    MECHANISM FOR FACILITATING DYNAMIC MULTI-MODE MEMORY PACKAGES IN MEMORY SYSTEMS
    26.
    发明申请
    MECHANISM FOR FACILITATING DYNAMIC MULTI-MODE MEMORY PACKAGES IN MEMORY SYSTEMS 有权
    在存储系统中促进动态多模式存储器包的机制

    公开(公告)号：US20140006770A1

    公开(公告)日：2014-01-02

    申请号：US13539179

    申请日：2012-06-29

    申请人： Christopher E. Cox ,  Christopher P. Mozak ,  Rebecca Z. Loop

    发明人： Christopher E. Cox ,  Christopher P. Mozak ,  Rebecca Z. Loop

    IPC分类号： G06F9/06

    CPC分类号： G06F12/063 ,  G06F12/0607

    摘要： A mechanism is described for facilitating dynamic multi-mode memory packages in memory systems according to one embodiment of the invention. A method of embodiments of the invention includes maintaining a plurality of memory modes on a single memory package at a motherboard of a computing system. The plurality of memory modes is associated with a plurality of physical organizations of memory devices. The method may further include receiving a request to switch from a first memory mode to a second memory mode of the plurality of memory mode, and dynamically switching from the first memory mode to the second memory mode, in response to the request.

    摘要翻译： 描述了根据本发明的一个实施例的用于促进存储器系统中的动态多模式存储器包的机制。 本发明的实施例的方法包括在计算系统的主板上的单个存储器包上维护多个存储器模式。 多个存储器模式与存储器设备的多个物理组织相关联。 该方法还可以包括接收从多个存储器模式的第一存储器模式切换到第二存储器模式的请求，以及响应于该请求动态地从第一存储器模式切换到第二存储器模式。

    MIRRORING MEMORY COMMANDS TO MEMORY DEVICES
    27.
    发明申请
    MIRRORING MEMORY COMMANDS TO MEMORY DEVICES 有权
    向存储器件转发记忆命令

    公开(公告)号：US20140006729A1

    公开(公告)日：2014-01-02

    申请号：US13997399

    申请日：2012-04-30

    申请人： Christopher E. Cox ,  Rebecca Z. Loop ,  Christopher P. Mozak

    发明人： Christopher E. Cox ,  Rebecca Z. Loop ,  Christopher P. Mozak

    IPC分类号： G06F3/06

    CPC分类号： G06F3/0659 ,  G06F3/0604 ,  G06F3/0683 ,  G06F13/161 ,  G06F13/1684 ,  G06F13/1694 ,  G06F13/382 ,  Y02D10/14 ,  Y02D10/151

    摘要： In one embodiment, a system on a chip (SoC) includes a plurality of processor cores and a memory controller to control communication between the SoC and a memory coupled to the memory controller. The memory controller may be configured to send mirrored command and address signals to a first type of memory device and to send non-mirrored control and address signals to a second type of memory device. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，芯片上的系统（SoC）包括多个处理器核心和存储器控制器，用于控制SoC与耦合到存储器控制器的存储器之间的通信。 存储器控制器可以被配置为向第一类型的存储器件发送镜像命令和地址信号，并将非镜像控制和地址信号发送到第二类型的存储器件。 描述和要求保护其他实施例。

    Suppressing power supply noise using data scrambling in double data rate memory systems
    28.
    发明授权
    Suppressing power supply noise using data scrambling in double data rate memory systems 有权
    使用双数据速率存储器系统中的数据扰频抑制电源噪声

    公开(公告)号：US08503678B2

    公开(公告)日：2013-08-06

    申请号：US12646823

    申请日：2009-12-23

    申请人： Maynard C. Falconer ,  Christopher P. Mozak ,  Adam J. Norman

    发明人： Maynard C. Falconer ,  Christopher P. Mozak ,  Adam J. Norman

    IPC分类号： G06F21/00

    CPC分类号： G06F7/584 ,  G06F2207/582

    摘要： Embodiments are generally directed to systems, methods, and apparatuses for suppressing power supply noise using data scrambling in double data rate memory systems. In some embodiments, an integrated circuit includes a transmit data path to transmit data to one or more memory devices. The transmit data path may include scrambling logic to generate, in parallel, N pseudo random outputs that are uncorrelated with each other. The output data and the pseudo random outputs are input to XOR logic. The transmit data path transmits the output the of XOR logic which has a substantially white frequency spectrum. Other embodiments are described and claimed.

    摘要翻译： 实施例一般涉及使用双数据速率存储器系统中的数据加扰来抑制电源噪声的系统，方法和装置。 在一些实施例中，集成电路包括用于将数据发送到一个或多个存储器设备的发送数据路径。 发送数据路径可以包括加扰逻辑，以并行地生成与彼此不相关的N个伪随机输出。 输出数据和伪随机输出被输入到异或逻辑。 发送数据路径发送具有基本为白色频谱的XOR逻辑的输出。 描述和要求保护其他实施例。