公开(公告)号：US5510934A

公开(公告)日：1996-04-23

申请号：US168832

申请日：1993-12-15

申请人： John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang ,  Steve J. Ciavaglia

发明人： John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang ,  Steve J. Ciavaglia

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F13/00

CPC分类号： G06F12/0897 ,  G06F12/0831 ,  G06F12/0851

摘要： A split level cache memory system for a data processor includes a single chip integer unit, an army processor such as a floating point unit, an external main memory and a split level cache. The split level cache includes an on-chip, fast local cache with low latency for use by the integer unit for loads and stores of integer and address data and an off-chip, pipelined global cache for storing arrays of data such as floating point data for use by the array processor and integer and address data for refilling the local cache. Coherence between the local cache and global cache is maintained by writing through to the global cache during integer stores. Local cache words are invalidated when data is written to the global cache during an army processor store.

摘要翻译： 用于数据处理器的分级高速缓冲存储器系统包括单个芯片整数单元，诸如浮点单元的陆军处理器，外部主存储器和分割级高速缓存。 分级高速缓存包括片上快速本地高速缓存，具有低延迟，用于整数单元用于整数和地址数据的加载和存储，以及用于存储诸如浮点数据的数据阵列的片外流水线全局高速缓存 供数组处理器使用，整数和地址数据用于重新填充本地缓存。 通过在整数存储期间写入全局缓存来维护本地缓存和全局缓存之间的一致性。 在陆军处理器存储期间将数据写入全局缓存时，本地缓存字无效。

公开(公告)号：US5213887A

公开(公告)日：1993-05-25

申请号：US753864

申请日：1991-09-03

申请人： William A. Huffman

发明人： William A. Huffman

IPC分类号： C09D105/08 ,  C09K3/16 ,  G03C1/85 ,  G03C1/89

CPC分类号： G03C1/89 ,  C09D105/08 ,  C09K3/16 ,  G03C1/853 ,  Y10S428/922 ,  Y10T428/25 ,  Y10T428/256 ,  Y10T428/257 ,  Y10T428/259 ,  Y10T428/264 ,  Y10T428/31786 ,  Y10T428/31855 ,  Y10T428/31971

摘要： A bilayer coating of layers of inorganic metal oxide sol and a layer of a chitosan salt provides improved antistatic properties over a polymeric film substrate.

摘要翻译： 无机金属氧化物溶胶层和壳聚糖盐层的双层涂层在聚合物膜基材上提供了改善的抗静电性能。

公开(公告)号：US4530572A

公开(公告)日：1985-07-23

申请号：US454701

申请日：1982-12-30

申请人： William A. Huffman

发明人： William A. Huffman

IPC分类号： C09B1/26 ,  C09B1/28 ,  C09B1/36 ,  C09B1/40 ,  C09B1/42 ,  C09B1/43 ,  C09B1/503 ,  C09B1/51 ,  C09B1/58 ,  C09B5/24 ,  C09K19/60 ,  G02F1/133 ,  G02F1/13 ,  C09K3/34

CPC分类号： G02F1/132 ,  C09B1/26 ,  C09B1/36 ,  C09B1/51 ,  C09B5/24 ,  C09K19/603

摘要： Certain substituted anthraquinone compounds have been found to be useful as isotropic dyestuffs in guest-host combinations with nematic, cholesteric and smectic liquid crystals and other well-known dichroic dyestuffs. By "isotropic" it is meant that the disclosed dyestuffs have optical order parameters (S) very close to zero. Use of the disclosed isotropic dyestuffs with additional well-known dichroic dyes in liquid crystal display devices, provides displays which alter between one colored state and another, depending upon the presence or absence of an electric field across the display.

摘要翻译： 已经发现某些取代的蒽醌化合物可用作客体 - 主体组合中的向列型，胆甾醇型和近晶型液晶等众所周知的二色性染料的各向同性染料。 “各向同性”是指所公开的染料具有非常接近零的光学顺序参数（S）。 在液晶显示装置中使用所公开的各向同性染料与另外公知的二色性染料，根据显示器上是否存在电场，提供在一种着色状态和另一种着色状态之间改变的显示器。

公开(公告)号：US08539399B1

公开(公告)日：2013-09-17

申请号：US11829063

申请日：2007-07-26

申请人： Nupur B. Andrews ,  James Kim ,  Himanshu A. Sanghavi ,  William A. Huffman ,  Eileen Margaret Peters Long

发明人： Nupur B. Andrews ,  James Kim ,  Himanshu A. Sanghavi ,  William A. Huffman ,  Eileen Margaret Peters Long

IPC分类号： G06F17/50

CPC分类号： G06F9/30101 ,  G06F9/30043 ,  G06F9/3826

摘要： A technique that improves both processor performance and associated data bandwidth through user-defined interfaces that can be added to a configurable and extensible microprocessor core. These interfaces can be used to communicate status or control information and to achieve synchronization between the processor and any external device including other processors. These interfaces can also be used to achieve data transfer at the rate of one data element per interface in every clock cycle. This technique makes it possible to design multiprocessor SOC systems with high-speed data transfer between processors without using the memory subsystem. Such a system and design methodology offers a complete shift from the standard bus-based architecture and allows designers to treat processors more like true computational units, so that designers can more effectively utilize programmable solutions rather than design dedicated hardware. This can have dramatic effects not only in the performance and bandwidth achieved by designs, but also in the time to market and reuse of such designs.

摘要翻译： 一种通过可以添加到可配置和可扩展的微处理器内核的用户定义接口来提高处理器性能和相关数据带宽的技术。 这些接口可用于传送状态或控制信息，并实现处理器与包括其他处理器在内的任何外部设备之间的同步。 这些接口也可用于在每个时钟周期以每个接口的一个数据元素的速率实现数据传输。 这种技术使得可以在不使用存储器子系统的情况下，在处理器之间设计具有高速数据传输的多处理器SOC系统。 这种系统和设计方法提供了从基于标准总线的架构的全面转变，并允许设计人员将处理器视为真正的计算单元，从而使设计人员能够更有效地利用可编程解决方案，而不是设计专用硬件。 这不仅可以在设计实现的性能和带宽方面，而且在上市时间和这种设计的再利用方面都会产生戏剧性的影响。

公开(公告)号：US08074058B2

公开(公告)日：2011-12-06

申请号：US12480414

申请日：2009-06-08

申请人： Timothy J. Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

发明人： Timothy J. Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

IPC分类号： G06F15/00

CPC分类号： G06F9/30014 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8084

摘要： The present invention provides extended precision in SIMD arithmetic operations in a processor having a register file and an accumulator. A first set of data elements and a second set of data elements are loaded into first and second vector registers, respectively. Each data element comprises N bits. Next, an arithmetic instruction is fetched from memory. The arithmetic instruction is decoded. Then, the first vector register and the second vector register are read from the register file. The present invention executes the arithmetic instruction on corresponding data elements in the first and second vector registers. The resulting element of the execution is then written into the accumulator. Then, the resulting element is transformed into an N-bit width element and written into a third register for further operation or storage in memory. The transformation of the resulting element can include, for example, rounding, clamping, and/or shifting the element.

摘要翻译： 本发明在具有寄存器文件和累加器的处理器中提供SIMD算术运算的扩展精度。 第一组数据元素和第二组数据元素分别被加载到第一和第二向量寄存器中。 每个数据元素包括N位。 接下来，从存储器中取出算术指令。 算术指令被解码。 然后，从寄存器文件读取第一向量寄存器和第二向量寄存器。 本发明对第一和第二向量寄存器中的相应数据元素执行算术指令。 然后将执行的结果元素写入累加器。 然后，将所得到的元素变换为N位元素，并写入第三寄存器以进一步操作或存储在存储器中。 所得到的元件的变换可以包括例如舍入，夹紧和/或移动元件。

公开(公告)号：US07664928B1

公开(公告)日：2010-02-16

申请号：US11039757

申请日：2005-01-19

申请人： Nupur B. Andrews ,  James Kim ,  Himanshu A. Sanghavi ,  William A. Huffman ,  Eileen Margaret Peters Long

发明人： Nupur B. Andrews ,  James Kim ,  Himanshu A. Sanghavi ,  William A. Huffman ,  Eileen Margaret Peters Long

IPC分类号： G06F15/00

CPC分类号： G06F9/30101 ,  G06F9/30043 ,  G06F9/3826

摘要： A technique that improves both processor performance and associated data bandwidth through user-defined interfaces that can be added to a configurable and extensible microprocessor core. These interfaces can be used to communicate status or control information and to achieve synchronization between the processor and any external device including other processors. These interfaces can also be used to achieve data transfer at the rate of one data element per interface in every clock cycle. This technique makes it possible to design multiprocessor SOC systems with high-speed data transfer between processors without using the memory subsystem. Such a system and design methodology offers a complete shift from the standard bus-based architecture and allows designers to treat processors more like true computational units, so that designers can more effectively utilize programmable solutions rather than design dedicated hardware. This can have dramatic effects not only in the performance and bandwidth achieved by designs, but also in the time to market and reuse of such designs.

摘要翻译： 一种通过可以添加到可配置和可扩展的微处理器内核的用户定义接口来提高处理器性能和相关数据带宽的技术。 这些接口可用于传送状态或控制信息，并实现处理器与包括其他处理器在内的任何外部设备之间的同步。 这些接口也可用于在每个时钟周期以每个接口的一个数据元素的速率实现数据传输。 这种技术使得可以在不使用存储器子系统的情况下，在处理器之间设计具有高速数据传输的多处理器SOC系统。 这种系统和设计方法提供了从基于标准总线的架构的全面转变，并允许设计人员将处理器视为真正的计算单元，从而使设计人员能够更有效地利用可编程解决方案，而不是设计专用硬件。 这不仅可以在设计实现的性能和带宽方面，而且在上市时间和这种设计的再利用方面都会产生戏剧性的影响。

公开(公告)号：US20090249039A1

公开(公告)日：2009-10-01

申请号：US12480414

申请日：2009-06-08

申请人： Timothy Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

发明人： Timothy Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

IPC分类号： G06F9/302

CPC分类号： G06F9/30014 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8084

摘要： The present invention provides extended precision in SIMD arithmetic operations in a processor having a register file and an accumulator. A first set of data elements and a second set of data elements are loaded into first and second vector registers, respectively. Each data element comprises N bits. Next, an arithmetic instruction is fetched from memory. The arithmetic instruction is decoded. Then, the first vector register and the second vector register are read from the register file. The present invention executes the arithmetic instruction on corresponding data elements in the first and second vector registers. The resulting element of the execution is then written into the accumulator. Then, the resulting element is transformed into an N-bit width element and written into a third register for further operation or storage in memory. The transformation of the resulting element can include, for example, rounding, clamping, and/or shifting the element.

摘要翻译： 本发明在具有寄存器文件和累加器的处理器中提供SIMD算术运算的扩展精度。 第一组数据元素和第二组数据元素分别被加载到第一和第二向量寄存器中。 每个数据元素包括N位。 接下来，从存储器中取出算术指令。 算术指令被解码。 然后，从寄存器文件读取第一向量寄存器和第二向量寄存器。 本发明对第一和第二向量寄存器中的相应数据元素执行算术指令。 然后将执行的结果元素写入累加器。 然后，将所得到的元素变换为N位元素，并写入第三寄存器以进一步操作或存储在存储器中。 所得到的元件的变换可以包括例如舍入，夹紧和/或移动元件。

公开(公告)号：US07546443B2

公开(公告)日：2009-06-09

申请号：US11337440

申请日：2006-01-24

申请人： Timothy J. Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

发明人： Timothy J. Van Hook ,  Peter Hsu ,  William A. Huffman ,  Henry P. Moreton ,  Earl A. Killian

IPC分类号： G06F15/00

CPC分类号： G06F9/30014 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/3885 ,  G06F9/3887 ,  G06F15/8084

摘要： The present invention provides extended precision in SIMD arithmetic operations in a processor having a register file and an accumulator. A first set of data elements and a second set of data elements are loaded into first and second vector registers, respectively. Each data element comprises N bits. Next, an arithmetic instruction is fetched from memory. The arithmetic instruction is decoded. Then, the first vector register and the second vector register are read from the register file. The present invention executes the arithmetic instruction on corresponding data elements in the first and second vector registers. The resulting element of the execution is then written into the accumulator. Then, the resulting element is transformed into an N-bit width element and written into a third register for further operation or storage in memory. The transformation of the resulting element can include, for example, rounding, clamping, and/or shifting the element.

摘要翻译： 本发明在具有寄存器文件和累加器的处理器中提供SIMD算术运算的扩展精度。 第一组数据元素和第二组数据元素分别被加载到第一和第二向量寄存器中。 每个数据元素包括N位。 接下来，从存储器中取出算术指令。 算术指令被解码。 然后，从寄存器文件读取第一向量寄存器和第二向量寄存器。 本发明对第一和第二向量寄存器中的相应数据元素执行算术指令。 然后将执行的结果元素写入累加器。 然后，将所得到的元素变换为N位元素，并写入第三寄存器以进一步操作或存储在存储器中。 所得到的元件的变换可以包括例如舍入，夹紧和/或移动元件。

公开(公告)号：US06643764B1

公开(公告)日：2003-11-04

申请号：US09620372

申请日：2000-07-20

申请人： Gregory M. Thorson ,  Steven Scott ,  Ram Gupta ,  William A. Huffman

发明人： Gregory M. Thorson ,  Steven Scott ,  Ram Gupta ,  William A. Huffman

IPC分类号： G06F15163

CPC分类号： H04L45/302 ,  H04L45/00 ,  H04L45/22 ,  H04L45/742

摘要： A multiprocessor computer system comprises a plurality of processing element nodes and an interconnect network interconnecting the plurality of processing element nodes. An interface circuit is associated with each one of the plurality of processing element nodes. The interface circuit has a lookup table having n-number of routing entries for a given destination node. Each one of the n-number of routing entries associated with a different class of traffic. The network traffic is routed according to the class.

摘要翻译： 多处理器计算机系统包括多个处理单元节点和互连多个处理单元节点的互连网络。 接口电路与多个处理元件节点中的每一个相关联。 接口电路具有用于给定目的地节点的具有n个路由条目的查找表。 与不同类别的流量相关联的n个路由条目中的每一个。 网络流量根据类进行路由。

公开(公告)号：US6127196A

公开(公告)日：2000-10-03

申请号：US69273

申请日：1998-04-29

申请人： Richard R. Butera ,  William A. Huffman

发明人： Richard R. Butera ,  William A. Huffman

IPC分类号： G01R1/04 ,  G01R31/26

CPC分类号： G01R1/0475

摘要： Methods for testing a [A] tape carrier package (TCP) for an integrated circuit device that includes two sets of test pads. A first set of test pads are located along the outer edges of the TCP and are used to test the performance of the integrated circuit device once the TCP has been fabricated and assembled. A second set of test pads is also provided between the TCP outer leads and integrated circuit device for testing the performance of the device once the TCP has been removed from a printed circuit board.

摘要翻译： 用于测试包括两组测试垫的集成电路器件的[A]载带封装（TCP）的方法。 第一组测试焊盘沿着TCP的外边缘定位，并且一旦TCP被制造和组装就用于测试集成电路器件的性能。 TCP外部引线和集成电路器件之间还提供第二组测试焊盘，用于一旦从印刷电路板上移除TCP，就可以测试器件的性能。