利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

106 条记录 (耗时 0.031 秒)

    Process for defect reduction in electrochemical plating
    31.
    发明授权
    Process for defect reduction in electrochemical plating 有权
    电化学电镀中缺陷减少的工艺

    公开(公告)号：US07253124B2

    公开(公告)日：2007-08-07

    申请号：US09971210

    申请日：2001-10-04

    申请人： Jiong-Ping Lu ,  Patricia B. Smith

    发明人： Jiong-Ping Lu ,  Patricia B. Smith

    IPC分类号： H01L21/26

    CPC分类号： H01L21/76864 ,  H01L21/02068 ,  H01L21/321 ,  H01L21/76838 ,  H01L21/76843 ,  H01L21/76873

    摘要： A pre-ECD surface treatment. After forming the barrier material (110) and seed layer (112), the surface of the seed layer (112) is treated with an H2 plasma to remove surface contamination (122), reduce any CuOx (123), and improve wettability. The ECD copper film (124) is then formed over the seed layer (112).

    摘要翻译： 前ECD表面处理。 在形成阻挡材料（110）和种子层（112）之后，种子层（112）的表面用H 2 H 2等离子体处理以除去表面污染物（122），减少任何CuO （123），并提高润湿性。 然后在种子层（112）上形成ECD铜膜（124）。

    Integration scheme for using silicided dual work function metal gates
    33.
    发明授权
    Integration scheme for using silicided dual work function metal gates 有权
    使用硅化双功能金属门的集成方案

    公开(公告)号：US07183187B2

    公开(公告)日：2007-02-27

    申请号：US10851750

    申请日：2004-05-20

    申请人： Jiong-Ping Lu ,  Gregory Shinn ,  Ping Jiang

    发明人： Jiong-Ping Lu ,  Gregory Shinn ,  Ping Jiang

    IPC分类号： H01L21/3205

    CPC分类号： H01L29/66507 ,  H01L21/28097 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/0811 ,  H01L28/60

    摘要： The present invention provides a method for manufacturing a semiconductor device and a method for manufacturing an integrated circuit including the semiconductor device. The method for manufacturing the semiconductor device, among other possible steps, includes forming a polysilicon gate electrode (250) over a substrate (210) and forming source/drain regions (610) in the substrate (210) proximate the polysilicon gate electrode (250). The method further includes forming a protective layer (710) over the source/drain regions (610) and the polysilicon gate electrode (250), then removing the protective layer (710) from over a top surface of the polysilicon gate electrode (250) while leaving the protective layer (710) over the source/drain regions (250). After the protective layer (710) has been removed from over the top surface of the polysilicon gate electrode (250), the polysilicon gate electrode (250) is silicided to form a silicided gate electrode (1310). The protective layer (710) is also removed from over the source/drain regions (610) and source/drain contact regions (1610) are formed.

    摘要翻译： 本发明提供一种制造半导体器件的方法及其制造方法，该集成电路包括该半导体器件。 除了其他可能的步骤之外，制造半导体器件的方法包括在衬底（210）上形成多晶硅栅电极（250），并在靠近多晶硅栅电极（250）的衬底（210）中形成源/漏区（610） ）。 该方法还包括在源极/漏极区域（610）和多晶硅栅电极（250）之上形成保护层（710），然后从多晶硅栅电极（250）的顶表面上方移除保护层（710） 同时将保护层（710）留在源/漏区（250）上。 在保护层（710）已从多晶硅栅电极（250）的顶表面上方移除之后，多晶硅栅电极（250）被硅化以形成硅化栅电极（1310）。 保护层（710）也从源极/漏极区域（610）上去除并形成源极/漏极接触区域（1610）。

    Semiconductor devices and methods of manufacturing such semiconductor devices
    34.
    发明授权
    Semiconductor devices and methods of manufacturing such semiconductor devices 有权
    半导体器件及其制造方法

    公开(公告)号：US07101788B2

    公开(公告)日：2006-09-05

    申请号：US10342013

    申请日：2003-01-14

    申请人： Patricia Beauregard Smith ,  Jiong-Ping Lu

    发明人： Patricia Beauregard Smith ,  Jiong-Ping Lu

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76843 ,  H01L21/32051 ,  H01L21/76802 ,  H01L21/76826

    摘要： A method of manufacturing a semiconductor device includes the steps of providing a semiconductor substrate (102), forming a dielectric layer (104) over the semiconductor substrate (102), and etching a trench structure (106) or a via structure (106) in the dielectric layer (104) to expose a portion of a surface of the semiconductor substrate (102). The method also includes the steps of treating a surface (104a) of the dielectric layer (104) with an adhesion solution, such as a reactive plasma including hydrogen, and forming a diffusion barrier layer (110) over the dielectric layer (104). Moreover, the adhesion solution chemically interacts with the surface (104a) of the dielectric layer (104) and enhances or increases adhesion between dielectric layer (104) and diffusion barrier layer (110).

    摘要翻译： 一种制造半导体器件的方法包括以下步骤：提供半导体衬底（102），在半导体衬底（102）上形成电介质层（104），以及蚀刻沟槽结构（106）或通孔结构（106） 所述电介质层（104）暴露所述半导体衬底（102）的表面的一部分。 该方法还包括以下步骤：用诸如包含氢的反应性等离子体等粘合溶液处理电介质层（104）的表面（104a），并在介电层（104）上形成扩散阻挡层（110） 。 此外，粘附溶液与电介质层（104）的表面（104a）化学相互作用并且增强或增加介电层（104）和扩散阻挡层（110）之间的粘附。

    NiSi metal gate stacks using a boron-trap
    35.
    发明授权
    NiSi metal gate stacks using a boron-trap 有权
    NiSi金属栅堆叠使用硼陷阱

    公开(公告)号：US07098094B2

    公开(公告)日：2006-08-29

    申请号：US10734768

    申请日：2003-12-12

    申请人： Jiong-Ping Lu

    发明人： Jiong-Ping Lu

    IPC分类号： H01L21/8238 ,  H01L21/4763 ,  H01L21/44

    CPC分类号： H01L21/28097 ,  H01L21/823835

    摘要： A capping layer (118) is used during an anneal to form fully silicided NiSi gate electrodes (120). The capping layer (118) comprises a material with an affinity for boron, such as TiN. The capping layer (118) serves as a boron trap that reduces the interface boron concentration for PMOS transistors without reducing the interface arsenic concentration for NMOS transistors.

    摘要翻译： 在退火期间使用覆盖层（118）以形成完全硅化的NiSi栅电极（120）。 覆盖层（118）包括对硼具有亲和性的材料，例如TiN。 覆盖层（118）用作硼阱，其降低PMOS晶体管的界面硼浓度，而不降低NMOS晶体管的界面砷浓度。

    Process for high thermal stable contact formation in manufacturing sub-quarter-micron CMOS devices
    39.
    发明授权
    Process for high thermal stable contact formation in manufacturing sub-quarter-micron CMOS devices 有权
    制造亚微米级CMOS器件的高热稳定接触形成工艺

    公开(公告)号：US06559050B1

    公开(公告)日：2003-05-06

    申请号：US09691907

    申请日：2000-10-19

    申请人： William R. McKee ,  Jiong-Ping Lu ,  Ming-Jang Hwang ,  Dirk N. Anderson ,  Wei Lee

    发明人： William R. McKee ,  Jiong-Ping Lu ,  Ming-Jang Hwang ,  Dirk N. Anderson ,  Wei Lee

    IPC分类号： H01L2144

    CPC分类号： H01L21/76843 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76867

    摘要： A conducting plug/contact structure for use with integrated circuit includes a tungsten conducting plug formed in the via with a tungsten-silicon-nitride (WSiYNZ) region providing the interface between the tungsten conducting plug and the substrate (silicon) layer. The interface region is formed providing a nitrided surface layer over the exposed dielectric surfaces and the exposed substrate surface (i.e., exposed by a via in the dielectric layer) prior to the formation of tungsten/tungsten nitride layer filling the via. The structure is annealed forming a tungsten conducting plug with a tungsten-silicon-nitride interface between the conducting plug and the substrate. According to another embodiment, a tungsten nitride surface layer is formed over the nitrided surface layer prior to the formation of a tungsten layer to fill the via. According to another embodiment, a silicon surface layer is applied to the exposed surface of the dielectric layer and to the exposed surface of the substrate prior to formation of the nitrided surface layer. A layer of tungsten, tungsten/tungsten nitride, or tungsten nitride is formed to fill the via. After annealing, a tungsten conducting plug is formed with a tungsten-silicon-nitride interface region with the substrate.

    摘要翻译： 与集成电路一起使用的导电插头/接触结构包括形成在通孔中的钨导电插塞，其中钨硅氮化物（WSiYNZ）区域提供钨导电插塞和衬底（硅）层之间的界面。 在形成填充通孔的钨/氮化钨层之前，形成界面区域，在暴露的电介质表面和暴露的衬底表面上（即，通过电介质层中的通孔暴露）提供氮化表面层。 该结构退火形成导电插塞和基板之间的钨 - 氮化硅界面的钨导电塞。 根据另一个实施例，在形成钨层以填充通孔之前，氮化表面层上形成氮化钨表面层。 根据另一实施例，在形成氮化表面层之前，将硅表面层施加到介电层的暴露表面和衬底的暴露表面。 形成一层钨，钨/氮化钨或氮化钨以填充通孔。 在退火之后，形成具有与基板的钨 - 氮化硅界面区域的钨导电塞。