公开(公告)号：US20090150710A1

公开(公告)日：2009-06-11

申请号：US11953694

申请日：2007-12-10

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： G06F5/06

CPC分类号： G06F13/4243

摘要： A system including a central processing unit, a first memory channel being configured to couple the central processing unit to a first semiconductor memory unit, wherein the first memory channel is configured to be clocked with a first clock frequency, and a second memory channel being configured to couple the central processing unit to a second semiconductor memory unit, wherein the second memory channel is configured or configurable to be clocked with a second clock frequency smaller than the first clock frequency.

摘要翻译： 一种包括中央处理单元的系统，第一存储器通道被配置为将中央处理单元耦合到第一半导体存储器单元，其中第一存储器通道被配置为以第一时钟频率进行计时，并且配置第二存储器通道 将所述中央处理单元耦合到第二半导体存储器单元，其中所述第二存储器通道被配置或配置为以小于所述第一时钟频率的第二时钟频率进行定时。

公开(公告)号：US20070079057A1

公开(公告)日：2007-04-05

申请号：US11239829

申请日：2005-09-30

申请人： Hermann Ruckerbauer ,  Peter Gregorius

发明人： Hermann Ruckerbauer ,  Peter Gregorius

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F13/1673 ,  G06F13/1684

摘要： A semiconductor memory system is disclosed. In one embodiment, the semiconductor memory system and memory module of the present invention provides a buffer, wherein at least one write buffer chip on the memory module is only buffering and registering write data, command and address signals written from a memory controller to the memory chips. As read data are written back from each memory chip directly to the memory controller through unidirectional point-to-point read data lines the present semiconductor memory system achieves a low latency as compared with a fully buffered DIMM concept. As read data are only unidirectional a high transmission bandwidth can be achieved.

摘要翻译： 公开了半导体存储器系统。 在一个实施例中，本发明的半导体存储器系统和存储器模块提供了缓冲器，其中存储器模块上的至少一个写入缓冲器芯片仅缓冲并将从存储器控制器写入的写数据，命令和地址信号注册到存储器 筹码 由于读取数据通过单向点对点读取数据线直接从每个存储器芯片写回存储器控制器，与全缓冲DIMM概念相比，本半导体存储器系统实现了低延迟。 由于读取数据只是单向的，所以可以实现高传输带宽。

公开(公告)号：US08914589B2

公开(公告)日：2014-12-16

申请号：US12235396

申请日：2008-09-22

申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

IPC分类号： G06F13/00 ,  G06F13/16 ,  G06F12/02

CPC分类号： G06F13/1663 ,  G06F12/0223 ,  G06F12/0284 ,  G06F13/1657 ,  G06F13/1684 ,  Y02D10/14

摘要： Embodiments of the invention provide a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access.

摘要翻译： 本发明的实施例提供一种存储器件，其可以经由存储器件的相应端口被多个控制器或处理器核存取。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。

公开(公告)号：US08041865B2

公开(公告)日：2011-10-18

申请号：US12185472

申请日：2008-08-04

申请人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George Alexander ,  Johannes Stecker

发明人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George Alexander ,  Johannes Stecker

IPC分类号： G06F13/00 ,  H03K17/16

CPC分类号： G06F13/4086

摘要： A memory system includes a number of integrated circuit chips coupled to a bus. Each of the integrated circuit chips has an input/output node coupled to the bus, the input/output node having a programmable on-die termination resistor. The input/output node of one of the integrated circuit chips is accessed via the bus. The programmable on-die termination resistor of each of the integrated circuit chips is independently set to a termination resistance. The termination resistance is determined by a transaction type and which of the plurality memory devices is being accessed, which information can be transmitted over a separate transmission control bus.

摘要翻译： 存储器系统包括耦合到总线的多个集成电路芯片。 每个集成电路芯片具有耦合到总线的输入/输出节点，该输入/输出节点具有可编程的片上终端电阻器。 通过总线访问集成电路芯片之一的输入/输出节点。 每个集成电路芯片的可编程片上终端电阻独立地设置为终端电阻。 终端电阻由交易类型和正在被访问的多个存储器件中的哪一个确定，哪些信息可以通过单独的传输控制总线传输。

公开(公告)号：US08015438B2

公开(公告)日：2011-09-06

申请号：US11947320

申请日：2007-11-29

申请人： Michael Bruennert ,  Christoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Michael Bruennert ,  Christoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： G06F11/00

CPC分类号： G11C29/789 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/76 ,  G11C29/846 ,  G11C2029/0407 ,  G11C2029/0409 ,  G11C2029/1208 ,  G11C2229/726

摘要： The invention provides a memory circuit comprising a plurality of storage cells for storing data and redundant spare storage cells for replacing defective storage cells, and a memory access logic for accessing said storage cells connected to a replacement setting register which is writeable during operation of said memory circuit to store replacement settings.

摘要翻译： 本发明提供了一种存储电路，包括用于存储数据的多个存储单元和用于替换有缺陷的存储单元的冗余备用存储单元，以及存储器访问逻辑，用于访问连接到替换设置寄存器的存储单元，所述替换设置寄存器可在所述存储器 电路存储更换设置。

公开(公告)号：US07928525B2

公开(公告)日：2011-04-19

申请号：US12109558

申请日：2008-04-25

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： H01L27/14 ,  H01L21/00 ,  G08C19/00

CPC分类号： H01L23/48 ,  H01L25/0657 ,  H01L25/167 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/32145 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2224/05599

摘要： An integrated circuit includes a device stack including: a memory device with a first wireless coupling element, and a semiconductor device with a second wireless coupling element. The first and second wireless coupling elements are arranged face-to-face and are configured to provide a wireless connection between the memory device and the semiconductor device.

摘要翻译： 集成电路包括：器件堆叠，其包括：具有第一无线耦合元件的存储器件，以及具有第二无线耦合元件的半导体器件。 第一和第二无线耦合元件面对面布置并且被配置为在存储器件和半导体器件之间提供无线连接。

公开(公告)号：US20100062621A1

公开(公告)日：2010-03-11

申请号：US12209019

申请日：2008-09-11

申请人： MICHAEL BRUENNERT ,  Peter Gregorius ,  Georg Braun ,  Andreas Gartner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

发明人： MICHAEL BRUENNERT ,  Peter Gregorius ,  Georg Braun ,  Andreas Gartner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

IPC分类号： H05K1/00

CPC分类号： H05K1/141 ,  H05K1/144 ,  H05K3/326 ,  H05K3/328 ,  H05K3/366 ,  H05K3/4092 ,  H05K2201/0397 ,  H05K2201/042 ,  H05K2201/045 ,  H05K2201/10159 ,  H05K2203/049

摘要： Horizontal dual in-line memory modules are disclosed. In one embodiment, the memory module includes a circuit board, a plurality of memory chips attached to a top surface of the circuit board, and a plurality of connector contacts disposed under a back surface of the circuit board and extending away from the memory chips, the connector contacts being electrically coupled to the memory chips, the back surface opposite the top surface of the circuit board.

摘要翻译： 公开了水平双列直插式存储器模块。 在一个实施例中，存储器模块包括电路板，附接到电路板的顶表面的多个存储器芯片以及设置在电路板的背面下方并远离存储器芯片延伸的多个连接器触点， 连接器触点电耦合到存储器芯片，背面与电路板的顶表面相对。

公开(公告)号：US20090175115A1

公开(公告)日：2009-07-09

申请号：US11971880

申请日：2008-01-09

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler

IPC分类号： G11C8/18

CPC分类号： G11C8/18 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4082

摘要： Embodiments relates to a memory device, comprising a plurality of memory cells, said memory cells being addressable by a plurality of addresses, an interface for reading and/or writing data from a host system to said memory device, said interface comprising at least an address bus and a clock signal line, said address bus being configured to transmit a first part of an address at the leading edge of said clock signal and a second part of an address at the trailing edge of said clock signal.

摘要翻译： 实施例涉及一种存储器件，包括多个存储器单元，所述存储器单元可由多个地址寻址，用于从主机系统向所述存储器件读取和/或写入数据的接口，所述接口包括至少一个地址 总线和时钟信号线，所述地址总线被配置为在所述时钟信号的前沿发送地址的第一部分和在所述时钟信号的后沿处的地址的第二部分。

公开(公告)号：US20090161401A1

公开(公告)日：2009-06-25

申请号：US11963972

申请日：2007-12-24

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： G11C5/02 ,  G11C8/00

CPC分类号： G11C5/02 ,  G11C13/0023 ,  G11C2213/71

摘要： The multi-die memory comprises a first die and a second die. The first die comprises a first group of memory banks, and the second die comprises a second group of memory banks. The first group of memory banks and the second group of memory banks are coupled to a common memory interface. The common memory interface couples the multi-die memory with an internal connection.

摘要翻译： 多管芯存储器包括第一管芯和第二管芯。 第一管芯包括第一组存储器组，第二管芯包括第二组存储器组。 第一组存储器组和第二组存储器组耦合到公共存储器接口。 公共存储器接口将多管芯存储器与内部连接耦合。

公开(公告)号：US20090141843A1

公开(公告)日：2009-06-04

申请号：US11947339

申请日：2007-11-29

申请人： Michael Bruennert ,  Chistoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Michael Bruennert ,  Chistoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： H04L7/00

CPC分类号： H04L25/03878 ,  H04L1/0047 ,  H04L1/0057 ,  H04L1/20

摘要： The invention provides a method and an apparatus for determining a skew of each data bit of an encoded data word received by a receiver via an interface from a transmitter comprising the steps of performing an error check and correction of the received and sampled encoded data word to calculate an error corrected encoded data word corresponding to the encoded data word transmitted by the transmitter, and correlating a sequence of error corrected encoded data words with the sampled encoded data words to determine a skew of each data bit of said received encoded data words.

摘要翻译： 本发明提供了一种用于确定接收机经由来自发射机的接口接收的编码数据字的每个数据位的偏斜的方法和装置，包括以下步骤：对所接收和采样的编码数据字执行错误检查和校正， 计算对应于由发送器发送的编码数据字的纠错编码数据字，并将纠错编码数据字序列与采样编码数据字进行相关，以确定所接收编码数据字的每个数据位的偏斜。