公开(公告)号：US08021966B2

公开(公告)日：2011-09-20

申请号：US12644224

申请日：2009-12-22

申请人： Ji-Hyun Jeong ,  Jae-Hee Oh ,  Jae-Hyun Park

发明人： Ji-Hyun Jeong ,  Jae-Hee Oh ,  Jae-Hyun Park

IPC分类号： H01L21/00

CPC分类号： H01L45/06 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683

摘要： A method of fabricating a nonvolatile memory device includes; forming a first sacrificial layer pattern including a first open area that extends in a first direction on a lower dielectric layer, forming a pre-lower dielectric layer pattern including a recess that extends in the first direction using the first sacrificial layer pattern, forming a second sacrificial layer pattern including a second open area that extends in a second direction on the pre-lower dielectric layer pattern and the first sacrificial layer pattern, wherein the second open area intersects the first open area, forming a lower dielectric layer pattern including contact holes spaced apart in the recess using the first sacrificial layer pattern and second sacrificial layer pattern, wherein the contact holes extend to a bottom of the lower dielectric layer pattern, and forming a bottom electrode in the contact hole.

摘要翻译： 一种制造非易失性存储器件的方法包括： 形成第一牺牲层图案，所述第一牺牲层图案包括在下电介质层上沿第一方向延伸的第一开口区域，形成包括使用所述第一牺牲层图案沿所述第一方向延伸的凹部的预下介电层图案，形成第二牺牲层图案 牺牲层图案包括在预下电介质层图案和第一牺牲层图案上沿第二方向延伸的第二开口区域，其中第二开口区域与第一开放区域相交，形成包括间隔开的接触孔的下介电层图案 在使用第一牺牲层图案和第二牺牲层图案的凹部中分开，其中接触孔延伸到下介电层图案的底部，并且在接触孔中形成底部电极。

公开(公告)号：US20100044667A1

公开(公告)日：2010-02-25

申请号：US12612377

申请日：2009-11-04

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Won-Cheol Jeong

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Won-Cheol Jeong

IPC分类号： H01L47/00

CPC分类号： G11C11/16 ,  B82Y10/00 ,  G11C13/0004 ,  G11C2213/79 ,  H01L21/76819 ,  H01L27/228 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16

摘要： A semiconductor device includes at least one phase-change pattern disposed on a semiconductor substrate. A planarized capping layer, a planarized protecting layer, and a planarized insulating layer are sequentially stacked to surround sidewalls of the at least one phase-change pattern. An interconnection layer pattern is disposed on the planarized capping layer, the planarized protecting layer, and the planarized insulating layer. The interconnection layer pattern is in contact with the phase-change pattern.

摘要翻译： 半导体器件包括设置在半导体衬底上的至少一个相变图案。 依次层叠有平面化覆盖层，平坦化保护层和平坦化绝缘层，以包围至少一个相变图案的侧壁。 互连层图案设置在平坦化覆盖层，平坦化保护层和平坦化绝缘层上。 互连层图案与相变图案接触。

公开(公告)号：US20090166600A1

公开(公告)日：2009-07-02

申请号：US11546120

申请日：2006-10-11

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Won-Cheol Jeong ,  Sang-Jin Park

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Won-Cheol Jeong ,  Sang-Jin Park

IPC分类号： H01L45/00 ,  H01L21/74

CPC分类号： H01L27/24

摘要： Integrated circuit devices include an integrated circuit substrate and an insulating layer on the integrated circuit substrate. A contact hole penetrates the insulating layer. A vertical diode is in the contact hole and a stress buffer spacer is provided between the vertical diode and the insulating layer. Methods of forming the integrated circuit devices are also provided.

摘要翻译： 集成电路器件包括集成电路衬底和集成电路衬底上的绝缘层。 接触孔穿透绝缘层。 接触孔中有一个垂直二极管，在垂直二极管和绝缘层之间设有一个应力缓冲垫片。 还提供了形成集成电路器件的方法。

公开(公告)号：US20060284237A1

公开(公告)日：2006-12-21

申请号：US11389996

申请日：2006-03-27

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Se-Ho Lee ,  Won-Cheol Jeong

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Se-Ho Lee ,  Won-Cheol Jeong

IPC分类号： H01L29/76

CPC分类号： H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1675

摘要： Integrated circuit devices are provided having a vertical diode therein. The devices include an integrated circuit substrate and an insulating layer on the integrated circuit substrate. A contact hole penetrates the insulating layer. A vertical diode is in a lower region of the contact hole and a bottom electrode in the contact hole has a bottom surface on a top surface of the vertical diode. The bottom electrode is self-aligned with the vertical diode. A top surface area of the bottom electrode is less than a horizontal section area of the contact hole. Methods of forming the integrated circuit devices and phase change memory cells are also provided.

摘要翻译： 在其中提供具有垂直二极管的集成电路器件。 这些器件包括集成电路衬底和集成电路衬底上的绝缘层。 接触孔穿透绝缘层。 垂直二极管位于接触孔的下部区域中，接触孔中的底部电极在垂直二极管的顶面具有底面。 底部电极与垂直二极管自对准。 底部电极的顶表面积小于接触孔的水平截面面积。 还提供了形成集成电路器件和相变存储器单元的方法。

公开(公告)号：US20130143382A1

公开(公告)日：2013-06-06

申请号：US13692329

申请日：2012-12-03

申请人： Jung-in KIM ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

发明人： Jung-in KIM ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

IPC分类号： H01L45/00

CPC分类号： H01L45/16 ,  H01L27/1021 ,  H01L27/24

摘要： A variable resistance memory device, and a method of forming the same. The method may include forming a lower electrode on a substrate, stacking a first etch stop layer and a second etch stop layer on the substrate, forming an insulating layer on the second etch stop layer, forming a recessing region to expose the lower electrode by patterning the insulating layer and the first and second etch stop layer, forming a variable resistance material layer in the recess region, and forming an upper electrode on the variable resistance material layer. The first etch stop layer can have an etching selectivity with respect to the second etch stop layer.

摘要翻译： 一种可变电阻存储器件及其形成方法。 该方法可以包括在衬底上形成下电极，在衬底上堆叠第一蚀刻停止层和第二蚀刻停止层，在第二蚀刻停止层上形成绝缘层，形成凹陷区域以通过图案曝光下电极 绝缘层和第一和第二蚀刻停止层，在凹陷区域中形成可变电阻材料层，并在可变电阻材料层上形成上电极。 第一蚀刻停止层可以相对于第二蚀刻停止层具有蚀刻选择性。

公开(公告)号：US08518790B2

公开(公告)日：2013-08-27

申请号：US13692329

申请日：2012-12-03

申请人： Jung-in Kim ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

发明人： Jung-in Kim ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

IPC分类号： H01L21/02

CPC分类号： H01L45/16 ,  H01L27/1021 ,  H01L27/24

摘要： A variable resistance memory device, and a method of forming the same. The method may include forming a lower electrode on a substrate, stacking a first etch stop layer and a second etch stop layer on the substrate, forming an insulating layer on the second etch stop layer, forming a recessing region to expose the lower electrode by patterning the insulating layer and the first and second etch stop layer, forming a variable resistance material layer in the recess region, and forming an upper electrode on the variable resistance material layer. The first etch stop layer can have an etching selectivity with respect to the second etch stop layer.

摘要翻译： 一种可变电阻存储器件及其形成方法。 该方法可以包括在衬底上形成下电极，在衬底上堆叠第一蚀刻停止层和第二蚀刻停止层，在第二蚀刻停止层上形成绝缘层，形成凹陷区域以通过图案曝光下电极 绝缘层和第一和第二蚀刻停止层，在凹陷区域中形成可变电阻材料层，并在可变电阻材料层上形成上电极。 第一蚀刻停止层可以相对于第二蚀刻停止层具有蚀刻选择性。

公开(公告)号：US20100227449A1

公开(公告)日：2010-09-09

申请号：US12714685

申请日：2010-03-01

申请人： Jung-in KIM ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

发明人： Jung-in KIM ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

IPC分类号： H01L21/02

CPC分类号： H01L45/16 ,  H01L27/1021 ,  H01L27/24

摘要： A variable resistance memory device, and a method of forming the same. The method may include forming a lower electrode on a substrate, stacking a first etch stop layer and a second etch stop layer on the substrate, forming an insulating layer on the second etch stop layer, forming a recessing region to expose the lower electrode by patterning the insulating layer and the first and second etch stop layer, forming a variable resistance material layer in the recess region, and forming an upper electrode on the variable resistance material layer. The first etch stop layer can have an etching selectivity with respect to the second etch stop layer.

摘要翻译： 一种可变电阻存储器件及其形成方法。 该方法可以包括在衬底上形成下电极，在衬底上堆叠第一蚀刻停止层和第二蚀刻停止层，在第二蚀刻停止层上形成绝缘层，形成凹陷区域以通过图案曝光下电极 绝缘层和第一和第二蚀刻停止层，在凹陷区域中形成可变电阻材料层，并在可变电阻材料层上形成上电极。 第一蚀刻停止层可以相对于第二蚀刻停止层具有蚀刻选择性。

公开(公告)号：US07375389B2

公开(公告)日：2008-05-20

申请号：US10780606

申请日：2004-02-19

申请人： Jae-Hee Oh ,  Duck-Hyung Lee

发明人： Jae-Hee Oh ,  Duck-Hyung Lee

IPC分类号： H01L27/108

CPC分类号： H01L27/10894 ,  H01L21/31691 ,  H01L27/10811 ,  H01L27/10885 ,  H01L28/55 ,  H01L28/65

摘要： Provided are semiconductor devices having a system-on-chip (SOC) configuration that combines both a capacitor-based cell-array memory region and one or more MOS core/peripheral circuit/logic regions on a single chip and a method for manufacturing such devices. The manufacturing process reduces the number of additional photolithographic processes required and modifies the relationship between the sizing of various layers and/or structures to reduce the fabrication cost and improve the reliability of the resulting devices. In particular, the capacitors for the memory region are formed in the same insulating layer as the first metal pattern for the core/peripheral circuit/logic regions of the devices, thereby producing capacitors and metal patterns of substantially the same height and thickness respectively. A landing structure may also be formed in the cell array region in combination with the first metal pattern for improving the contact process in the cell array region.

摘要翻译： 提供了具有片上系统（SOC）配置的半导体器件，其在单个芯片上组合基于电容器的单元阵列存储区域和一个或多个MOS内核/外围电路/逻辑区域以及用于制造这样的器件的方法 。 制造过程减少了所需的附加光刻工艺的数量，并且改变了各种层和/或结构的尺寸之间的关系，以降低制造成本并提高所得到的器件的可靠性。 特别地，用于存储区域的电容器形成在与器件的芯/外围电路/逻辑区域的第一金属图案相同的绝缘层中，从而分别产生基本上相同的高度和厚度的电容器和金属图案。 还可以在电池阵列区域中与第一金属图案结合形成着装结构，以改善电池阵列区域中的接触过程。

公开(公告)号：US07163859B2

公开(公告)日：2007-01-16

申请号：US10357383

申请日：2003-02-04

申请人： Dong-Woo Kim ,  Jae-Hee Oh

发明人： Dong-Woo Kim ,  Jae-Hee Oh

IPC分类号： H01L21/8242

CPC分类号： H01L27/10855 ,  H01L27/10808 ,  H01L28/91

摘要： Capacitors for semiconductor devices and methods of fabricating such capacitors are provided. The disclosed capacitor comprises an interlayer dielectric layer (ILD) pattern having an opening exposing a portion of the underlying semiconductor substrate, a silicide pattern formed on the exposed substrate, and a lower electrode covering an inner wall and bottom of the opening. A dielectric layer is formed on the lower electrode, and an upper electrode is disposed on the dielectric layer. The dielectric layer preferably comprises a high k-dielectric layer such as tantalum oxide. The disclosed method comprises forming an ILD pattern with an opening that exposes a portion of a semiconductor substrate forming an optional silicide pattern on the exposed substrate, forming a lower electrode on the inner wall of the opening, and sequentially forming a dielectric layer and an upper electrode on the resulting structure.

摘要翻译： 提供了用于半导体器件的电容器和制造这种电容器的方法。 所公开的电容器包括具有暴露下面的半导体衬底的一部分的开口的层间电介质层（ILD）图案，形成在暴露的衬底上的硅化物图案，以及覆盖开口的内壁和底部的下电极。 电介质层形成在下电极上，上电极设置在电介质层上。 电介质层优选包括高k电介质层，例如氧化钽。 所公开的方法包括：形成具有开口的ILD图案，该开口使暴露的基板上形成任选的硅化物图案的半导体衬底的一部分暴露出来，在开口的内壁上形成下电极，并依次形成电介质层和上层 电极上得到的结构。

公开(公告)号：US08493769B2

公开(公告)日：2013-07-23

申请号：US12724465

申请日：2010-03-16

申请人： Sung-ho Eun ,  Jae-Hee Oh

发明人： Sung-ho Eun ,  Jae-Hee Oh

IPC分类号： G11C11/00

CPC分类号： G11C13/003 ,  G11C8/10 ,  G11C11/1659 ,  G11C13/0004 ,  G11C2213/72 ,  G11C2213/76

摘要： An integrated circuit memory device includes a memory cell array comprising memory cells having respective data storage regions therein, a plurality of pass transistors having different channel widths and/or channel lengths, and a plurality of conductive lines. Each of the conductive lines electrically couple a respective one of the pass transistors to ones of the memory cells. Each of the memory cells has a line resistance defined by a portion of the corresponding one of the conductive lines extending between the memory cell and the pass transistor coupled thereto. Ones of the memory cells having greater line resistances are coupled to ones of the pass transistors having greater channel widths and/or shorter channel lengths than ones of the memory cells having smaller line resistances. Each of the memory cells may also include a diode therein, and ones of the memory cells having greater line resistances may include diodes having lower resistances. Related devices are also discussed.

摘要翻译： 集成电路存储器件包括存储单元阵列，其包括其中具有各自数据存储区域的存储单元，具有不同沟道宽度和/或沟道长度的多个传输晶体管，以及多条导线。 每个导线将相应的一个通过晶体管电耦合到一个存储单元。 每个存储单元具有由在存储单元和与其耦合的通过晶体管之间延伸的相应一条导线的一部分限定的线电阻。 具有较大线路电阻的存储单元的一部分与具有较小线路电阻的存储单元的通道宽度和/或较短沟道长度的通路晶体管中的一个耦合。 每个存储单元还可以包括二极管，并且具有较大线路电阻的存储单元中的一个可以包括具有较低电阻的二极管。 还讨论了相关设备。