公开(公告)号：US20090239368A1

公开(公告)日：2009-09-24

申请号：US12408994

申请日：2009-03-23

申请人： Jae Hwa Park ,  Gil-Heyun Choi ,  Hee-Sook Park ,  Jong-Min Baek

发明人： Jae Hwa Park ,  Gil-Heyun Choi ,  Hee-Sook Park ,  Jong-Min Baek

IPC分类号： H01L21/336 ,  H01L21/469 ,  H01L21/314

CPC分类号： H01L21/28185 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/02252 ,  H01L21/28247 ,  H01L21/31654 ,  H01L21/32105 ,  H01L29/40114 ,  H01L29/6659 ,  H01L29/7833

摘要： An oxide layer is selectively formed on a layer including silicon by a plasma process using hydrogen gas and a gas including oxygen. The hydrogen gas is controlled to have a flow rate less than about 50 percent of an overall flow rate by adding helium gas to the plasma process.

摘要翻译： 通过使用氢气和包括氧的气体的等离子体工艺在包括硅的层上选择性地形成氧化物层。 通过向等离子体工艺中加入氦气，氢气被控制为具有小于总流量的约50％的流量。

公开(公告)号：US20060057794A1

公开(公告)日：2006-03-16

申请号：US11227541

申请日：2005-09-15

申请人： Sun-Pil Youn ,  Chang-Won Lee ,  Woong-Hee Sohn ,  Gil-Heyun Choi ,  Jong-Ryeol Yoo ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Byung-Hak Lee ,  Hee-Sook Park

发明人： Sun-Pil Youn ,  Chang-Won Lee ,  Woong-Hee Sohn ,  Gil-Heyun Choi ,  Jong-Ryeol Yoo ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Byung-Hak Lee ,  Hee-Sook Park

IPC分类号： H01L21/8234

CPC分类号： H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546

摘要： A semiconductor device includes a first conductive layer on a semiconductor substrate, a dielectric layer including a high-k dielectric material on the first conductive layer, a second conductive layer including polysilicon doped with P-type impurities on the dielectric layer, and a third conductive layer including a metal on the second conductive layer. In some devices, a first gate structure is formed in a main cell region and includes a tunnel oxide layer, a floating gate, a first high-k dielectric layer, and a control gate. The control gate includes a layer of polysilicon doped with P-type impurities and a metal layer. A second gate structure is formed outside the main cell region and includes a tunnel oxide layer, a conductive layer, and a metal layer. A third gate structure is formed in a peripheral cell region and includes a tunnel oxide, a conductive layer, and a high-k dielectric layer having a width narrower than the conductive layer. Method embodiments are also disclosed.

摘要翻译： 半导体器件包括在半导体衬底上的第一导电层，在第一导电层上包括高k电介质材料的电介质层，在电介质层上包含掺杂有P型杂质的多晶硅的第二导电层，以及第三导电层 层，其包括在第二导电层上的金属。 在一些器件中，第一栅极结构形成在主单元区域中，并且包括隧道氧化物层，浮置栅极，第一高k电介质层和控制栅极。 控制栅极包括掺杂有P型杂质和金属层的多晶硅层。 第二栅极结构形成在主单元区域的外部，并且包括隧道氧化物层，导电层和金属层。 第三栅极结构形成在周边单元区域中，并且包括具有比导电层窄的宽度的隧道氧化物，导电层和高k电介质层。 还公开了方法实施例。

公开(公告)号：US20060051921A1

公开(公告)日：2006-03-09

申请号：US11215504

申请日：2005-08-30

申请人： Sun-Pil Youn ,  Gil-Heyun Choi ,  Chang-Won Lee ,  Byung-Hak Lee ,  Hee-Sook Park ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Woong-Hee Sohn ,  Jong-Ryeol Yoo

发明人： Sun-Pil Youn ,  Gil-Heyun Choi ,  Chang-Won Lee ,  Byung-Hak Lee ,  Hee-Sook Park ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Woong-Hee Sohn ,  Jong-Ryeol Yoo

IPC分类号： H01L21/336 ,  H01L21/31

CPC分类号： H01L21/28176 ,  H01L27/115 ,  H01L27/11521

摘要： In methods of manufacturing semiconductor devices, a preliminary gate oxide layer is formed on a substrate. A surface treatment process is performed on the preliminary gate oxide layer that reduces a diffusion of an oxidizing agent in the preliminary gate oxide layer to form a gate oxide layer on the substrate. A preliminary gate structure is formed on the gate oxide layer. The preliminary gate structure includes a first conductive layer pattern on the gate oxide layer and a second conductive layer pattern on the first conductive layer pattern. An oxidation process is performed on the preliminary gate structure using the oxidizing agent to form an oxide layer on a sidewall of the first conductive layer pattern and on the gate oxide layer, and to round at least one edge portion of the first conductive layer pattern.

摘要翻译： 在半导体器件的制造方法中，在基板上形成预备栅氧化层。 在预栅极氧化物层上进行表面处理工艺，其减少预选栅极氧化物层中的氧化剂的扩散，以在衬底上形成栅极氧化物层。 在栅极氧化物层上形成初步栅极结构。 预栅极结构包括栅极氧化物层上的第一导电层图案和第一导电层图案上的第二导电层图案。 使用氧化剂对预选栅极结构进行氧化处理，以在第一导电层图案和栅极氧化物层的侧壁上形成氧化物层，并且使第一导电层图案的至少一个边缘部分圆弧化。

公开(公告)号：US20120100708A1

公开(公告)日：2012-04-26

申请号：US13176314

申请日：2011-07-05

申请人： Jae-Hwa Park ,  Jong-Min Baek ,  Gil-Heyun Choi ,  Hee-Sook Park

发明人： Jae-Hwa Park ,  Jong-Min Baek ,  Gil-Heyun Choi ,  Hee-Sook Park

IPC分类号： H01L21/28

CPC分类号： H01L29/4941 ,  H01L21/28061 ,  H01L21/28247 ,  H01L21/3105 ,  H01L29/6653

摘要： Methods of forming integrated circuit devices include forming a gate electrode on a substrate and forming a nitride layer on a sidewall and upper surface of the gate electrode. The nitride layer is then anisotropically oxidized under conditions that cause a first portion of the nitride layer extending on the upper surface of the gate electrode to be more heavily oxidized relative to a second portion of the nitride layer extending on the sidewall of the gate electrode. A ratio of a thickness of an oxidized first portion of the nitride layer relative to a thickness of an oxidized second portion of the nitride layer may be in a range from about 3:1 to about 7:1.

摘要翻译： 形成集成电路器件的方法包括在衬底上形成栅电极，并在栅电极的侧壁和上表面上形成氮化物层。 然后在使得在栅电极的上表面上延伸的氮化物层的第一部分相对于在栅电极的侧壁上延伸的氮化物层的第二部分被更大程度地氧化的条件下，各向异性地氧化氮化物层。 氮化物层的氧化的第一部分的厚度相对于氮化物层的氧化的第二部分的厚度的比例可以在约3:1至约7:1的范围内。

公开(公告)号：US07989892B2

公开(公告)日：2011-08-02

申请号：US12483761

申请日：2009-06-12

申请人： Tae-Ho Cha ,  Seong-Hwee Cheong ,  Jong-Min Baek ,  Jae-Hwa Park ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-Hak Lee ,  Hee-Sook Park

发明人： Tae-Ho Cha ,  Seong-Hwee Cheong ,  Jong-Min Baek ,  Jae-Hwa Park ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-Hak Lee ,  Hee-Sook Park

IPC分类号： H01L21/44

CPC分类号： H01L29/4933 ,  H01L21/28061 ,  H01L27/10873

摘要： A gate structure can include a polysilicon layer, a metal layer on the polysilicon layer, a metal silicide nitride layer on the metal layer and a silicon nitride mask on the metal silicide nitride layer.

摘要翻译： 栅极结构可以包括多晶硅层，多晶硅层上的金属层，金属层上的金属硅化物氮化物层和金属硅化物氮化物层上的氮化硅掩模。

公开(公告)号：US07550353B2

公开(公告)日：2009-06-23

申请号：US11685644

申请日：2007-03-13

申请人： Byung-Hak Lee ,  Woong-Hee Sohn ,  Jae-Hwa Park ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Hee-Sook Park

发明人： Byung-Hak Lee ,  Woong-Hee Sohn ,  Jae-Hwa Park ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Hee-Sook Park

IPC分类号： H01L21/8236

CPC分类号： H01L21/28282 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11568

摘要： One embodiment of a method for forming a semiconductor device can include forming a gate pattern on a semiconductor substrate and performing a selective re-oxidation process on the gate pattern in gas ambient including hydrogen, oxygen, and nitrogen. When the gate pattern includes a tunnel insulation layer, a metal nitride layer and a metal layer, the selective re-oxidation process heals the etching damage of a gate pattern and simultaneously prevents oxidation of the metal nitride layer and a tungsten electrode.

摘要翻译： 用于形成半导体器件的方法的一个实施例可以包括在半导体衬底上形成栅极图案，并且在包括氢，氧和氮在内的气体环境中对栅极图案进行选择性再氧化处理。 当栅极图案包括隧道绝缘层，金属氮化物层和金属层时，选择性再氧化工艺会修复栅极图案的蚀刻损伤，同时防止金属氮化物层和钨电极的氧化。

公开(公告)号：US07989333B2

公开(公告)日：2011-08-02

申请号：US12468296

申请日：2009-05-19

申请人： Jae-Hwa Park ,  Jong-Min Baek ,  Gil-Heyun Choi ,  Hee-Sook Park

发明人： Jae-Hwa Park ,  Jong-Min Baek ,  Gil-Heyun Choi ,  Hee-Sook Park

IPC分类号： H01L21/3205

CPC分类号： H01L29/4941 ,  H01L21/28061 ,  H01L21/28247 ,  H01L21/3105 ,  H01L29/6653

摘要： Methods of forming integrated circuit devices include forming a gate electrode on a substrate and forming a nitride layer on a sidewall and upper surface of the gate electrode. The nitride layer is then anisotropically oxidized under conditions that cause a first portion of the nitride layer extending on the upper surface of the gate electrode to be more heavily oxidized relative to a second portion of the nitride layer extending on the sidewall of the gate electrode. A ratio of a thickness of an oxidized first portion of the nitride layer relative to a thickness of an oxidized second portion of the nitride layer may be in a range from about 3:1 to about 7:1.

摘要翻译： 形成集成电路器件的方法包括在衬底上形成栅电极，并在栅电极的侧壁和上表面上形成氮化物层。 然后在使得在栅电极的上表面上延伸的氮化物层的第一部分相对于在栅电极的侧壁上延伸的氮化物层的第二部分被更大程度地氧化的条件下，各向异性地氧化氮化物层。 氮化物层的氧化的第一部分的厚度相对于氮化物层的氧化的第二部分的厚度的比例可以在约3:1至约7:1的范围内。

公开(公告)号：US07759263B2

公开(公告)日：2010-07-20

申请号：US11806338

申请日：2007-05-31

申请人： Woong-Hee Sohn ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-Hak Lee ,  Tae-Ho Cha ,  Hee-Sook Park ,  Jae-Hwa Park ,  Geum-Jung Seong

发明人： Woong-Hee Sohn ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-Hak Lee ,  Tae-Ho Cha ,  Hee-Sook Park ,  Jae-Hwa Park ,  Geum-Jung Seong

IPC分类号： H01L21/336

CPC分类号： H01L21/823481 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/2822 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/78 ,  Y10S438/981

摘要： Disclosed are a variety of methods for increasing the relative thickness in the peripheral or edge regions of gate dielectric patterns to suppress leakage through these regions. The methods provide alternatives to conventional GPOX processes and provide the improved leakage resistance without incurring the degree of increased gate electrode resistance associated with GPOX processes. Each of the methods includes forming a first opening to expose an active area region, forming an oxidation control region on the exposed portion and then forming a second opening whereby a peripheral region free of the oxidation control region is exposed for formation of a gate dielectric layer. The resulting gate dielectric layers are characterized by a thinner central region surrounded or bounded by a thicker peripheral region.

摘要翻译： 公开了用于增加栅极电介质图案的外围或边缘区域中的相对厚度以抑制这些区域的泄漏的各种方法。 这些方法提供了常规GPOX工艺的替代方案，并提供改进的耐漏电性，而不会导致与GPOX工艺相关的增加的栅电极电阻的程度。 每种方法包括形成第一开口以暴露有源区域区域，在暴露部分上形成氧化控制区域，然后形成第二开口，由此暴露氧化控制区域的外围区域以形成栅极介电层 。 得到的栅极介电层的特征在于由较厚的外围区域包围或界定的较薄的中心区域。

公开(公告)号：US07696552B2

公开(公告)日：2010-04-13

申请号：US11227541

申请日：2005-09-15

申请人： Sun-Pil Youn ,  Chang-Won Lee ,  Woong-Hee Sohn ,  Gil-Heyun Choi ,  Jong-Ryeol Yoo ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Byung-Hak Lee ,  Hee-Sook Park

发明人： Sun-Pil Youn ,  Chang-Won Lee ,  Woong-Hee Sohn ,  Gil-Heyun Choi ,  Jong-Ryeol Yoo ,  Dong-Chan Lim ,  Jae-Hwa Park ,  Byung-Hak Lee ,  Hee-Sook Park

IPC分类号： H01L27/108 ,  H01L29/94

CPC分类号： H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546

摘要： A semiconductor device includes a first conductive layer on a semiconductor substrate, a dielectric layer including a high-k dielectric material on the first conductive layer, a second conductive layer including polysilicon doped with P-type impurities on the dielectric layer, and a third conductive layer including a metal on the second conductive layer. In some devices, a first gate structure is formed in a main cell region and includes a tunnel oxide layer, a floating gate, a first high-k dielectric layer, and a control gate. The control gate includes a layer of polysilicon doped with P-type impurities and a metal layer. A second gate structure is formed outside the main cell region and includes a tunnel oxide layer, a conductive layer, and a metal layer. A third gate structure is formed in a peripheral cell region and includes a tunnel oxide, a conductive layer, and a high-k dielectric layer having a width narrower than the conductive layer. Method embodiments are also disclosed.

摘要翻译： 半导体器件包括在半导体衬底上的第一导电层，在第一导电层上包括高k电介质材料的电介质层，在电介质层上掺杂有P型杂质的多晶硅的第二导电层，以及第三导电层 层，其包括在第二导电层上的金属。 在一些器件中，第一栅极结构形成在主单元区域中，并且包括隧道氧化物层，浮置栅极，第一高k电介质层和控制栅极。 控制栅极包括掺杂有P型杂质和金属层的多晶硅层。 第二栅极结构形成在主单元区域的外部，并且包括隧道氧化物层，导电层和金属层。 第三栅极结构形成在周边单元区域中，并且包括具有比导电层窄的宽度的隧道氧化物，导电层和高k电介质层。 还公开了方法实施例。

公开(公告)号：US20080014700A1

公开(公告)日：2008-01-17

申请号：US11806338

申请日：2007-05-31

申请人： Woong-Hee Sohn ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-hak Lee ,  Tae-Ho Cha ,  Hee-Sook Park ,  Jae-Hwa Park ,  Geum-Jung Seong

发明人： Woong-Hee Sohn ,  Gil-Heyun Choi ,  Byung-Hee Kim ,  Byung-hak Lee ,  Tae-Ho Cha ,  Hee-Sook Park ,  Jae-Hwa Park ,  Geum-Jung Seong

IPC分类号： H01L21/336

CPC分类号： H01L21/823481 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/2822 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/78 ,  Y10S438/981

摘要： Disclosed are a variety of methods for increasing the relative thickness in the peripheral or edge regions of gate dielectric patterns to suppress leakage through these regions. The methods provide alternatives to conventional GPOX processes and provide the improved leakage resistance without incurring the degree of increased gate electrode resistance associated with GPOX processes. Each of the methods includes forming a first opening to expose an active area region, forming an oxidation control region on the exposed portion and then forming a second opening whereby a peripheral region free of the oxidation control region is exposed for formation of a gate dielectric layer. The resulting gate dielectric layers are characterized by a thinner central region surrounded or bounded by a thicker peripheral region.

摘要翻译： 公开了用于增加栅极电介质图案的外围或边缘区域中的相对厚度以抑制这些区域的泄漏的各种方法。 这些方法提供了常规GPOX工艺的替代方案，并提供改进的耐漏电性，而不会导致与GPOX工艺相关的增加的栅电极电阻的程度。 每种方法包括形成第一开口以暴露有源区域区域，在暴露部分上形成氧化控制区域，然后形成第二开口，由此暴露氧化控制区域的外围区域以形成栅极介电层 。 得到的栅极介电层的特征在于由较厚的外围区域包围或界定的较薄的中心区域。