公开(公告)号：US20110140279A1

公开(公告)日：2011-06-16

申请号：US12638004

申请日：2009-12-15

申请人： Brent A. Anderson ,  Joseph M. Lukaitis ,  Jed H. Rankin ,  Robert R. Robinson

发明人： Brent A. Anderson ,  Joseph M. Lukaitis ,  Jed H. Rankin ,  Robert R. Robinson

IPC分类号： H01L23/535 ,  H01L21/768

CPC分类号： H01L23/53295 ,  H01L23/3677 ,  H01L23/5223 ,  H01L23/5227 ,  H01L23/5228 ,  H01L2224/18

摘要： Disclosed are embodiments of a semiconductor structure that incorporates multiple nitride layers stacked between the center region of a device and a blanket oxide layer. These nitride layers are more thermally conductive than the blanket oxide layer and, thus provide improved heat dissipation away from the device. Also disclosed are embodiments of a method of forming such a semiconductor structure in conjunction with the formation of any of the following nitride layers during standard processing of other devices: a nitride hardmask layer (OP layer), a “sacrificial” nitride layer (SMT layer), a tensile nitride layer (WN layer) and/or a compressive nitride layer (WP layer). Optionally, the embodiments also incorporate incomplete contacts that extend through the blanket oxide layer into one or more of the nitride layers without contacting the device in order to further improve heat dissipation

摘要翻译： 公开了一种半导体结构的实施例，该半导体结构包括堆叠在器件的中心区域和覆盖氧化物层之间的多个氮化物层。 这些氮化物层比覆盖氧化物层更具有导热性，因此提供远离器件的改进的散热。 还公开了在其它器件的标准处理期间结合形成下列氮化物层的方法的一种方法的实施例：氮化物硬掩模层（OP层），“牺牲”氮化物层（SMT层 ），拉伸氮化物层（WN层）和/或压缩氮化物层（WP层）。 可选地，实施例还包括不完全接触，其延伸穿过覆盖层氧化物层到一个或多个氮化物层中，而不接触该器件，以进一步改善散热

公开(公告)号：US07939395B2

公开(公告)日：2011-05-10

申请号：US12465857

申请日：2009-05-14

申请人： Wagdi W. Abadeer ,  Lillian Kamal, legal representative ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

IPC分类号： H01L21/336

CPC分类号： H01L27/1207 ,  H01L21/84

摘要： Structures and methods for integrating a thick oxide high-voltage metal-oxide-semiconductor (MOS) device into a thin oxide silicon-on-insulator (SOI). A method of forming a semiconductor structure includes forming first source and drain regions of a first device below a buried oxide layer of a silicon-on-insulator (SOI) wafer, forming a gate of the first device in a layer of semiconductor material above the buried oxide layer; and forming second source and drain regions of a second device in the layer of semiconductor material above the buried oxide layer.

摘要翻译： 将厚氧化物高压金属氧化物半导体（MOS）器件集成到薄氧化物绝缘体上硅（SOI）中的结构和方法。 一种形成半导体结构的方法包括：在绝缘体上硅（SOI）晶片的掩埋氧化物层下方形成第一器件的第一源极和漏极区，在第一器件的栅极上形成半导体材料的栅极， 埋氧层; 以及在所述掩埋氧化物层上方的所述半导体材料层中形成第二器件的第二源极和漏极区域。

公开(公告)号：US20110079828A1

公开(公告)日：2011-04-07

申请号：US12573440

申请日：2009-10-05

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L21/28 ,  H01L29/78

CPC分类号： H01L29/4983 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28105 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78

摘要： A structure and method to create a metal gate having reduced threshold voltage roll-off. A method includes: forming a gate dielectric material on a substrate; forming a gate electrode material on the gate dielectric material; and altering a first portion of the gate electrode material. The altering causes the first portion of the gate electrode material to have a first work function that is different than a second work function associated with a second portion of the gate electrode material.

摘要翻译： 一种用于产生具有降低的阈值电压滚降的金属栅极的结构和方法。 一种方法包括：在衬底上形成栅极电介质材料; 在所述栅极电介质材料上形成栅电极材料; 以及改变栅电极材料的第一部分。 改变导致栅电极材料的第一部分具有不同于与栅电极材料的第二部分相关联的第二功函数的第一功函数。

公开(公告)号：US20100289079A1

公开(公告)日：2010-11-18

申请号：US12465857

申请日：2009-05-14

申请人： Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti ,  Wagdi W. Abadeer ,  Lilian Kamal

发明人： Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti ,  Wagdi W. Abadeer ,  Lilian Kamal

IPC分类号： H01L27/12 ,  H01L21/8234

CPC分类号： H01L27/1207 ,  H01L21/84

摘要： Structures and methods for integrating a thick oxide high-voltage metal-oxide-semiconductor (MOS) device into a thin oxide silicon-on-insulator (SOI). A method of forming a semiconductor structure includes forming first source and drain regions of a first device below a buried oxide layer of a silicon-on-insulator (SOI) wafer, forming a gate of the first device in a layer of semiconductor material above the buried oxide layer; and forming second source and drain regions of a second device in the layer of semiconductor material above the buried oxide layer.

摘要翻译： 将厚氧化物高压金属氧化物半导体（MOS）器件集成到薄氧化物绝缘体上硅（SOI）中的结构和方法。 一种形成半导体结构的方法包括：在绝缘体上硅（SOI）晶片的掩埋氧化物层下方形成第一器件的第一源极和漏极区，在第一器件的栅极上形成半导体材料的栅极， 埋氧层; 以及在所述掩埋氧化物层上方的所述半导体材料层中形成第二器件的第二源极和漏极区域。

公开(公告)号：US07745069B2

公开(公告)日：2010-06-29

申请号：US11619323

申请日：2007-01-03

申请人： Jed H. Rankin ,  Andrew J. Watts

发明人： Jed H. Rankin ,  Andrew J. Watts

IPC分类号： G03F1/00

CPC分类号： G03F1/84

摘要： A photomask, method of designing, of fabricating, of designing, a method of inspecting and a system for designing the photomask. The photomask, includes: a cell region, the cell region comprising one or more chip regions, each chip region comprising a pattern of opaque and clear sub-regions corresponding to features of an integrated circuit chip and one or more kerf regions, each kerf region comprising a pattern of opaque and clear sub-regions corresponding to features of an integrated circuit kerf; a clear region formed adjacent to a side of a copy region, the copy region comprising opaque and clear sub-regions that are copies of at least a part of the cell region; and an opaque region between the clear region and the cell region.

摘要翻译： 光掩模，设计方法，制造，设计，检验方法和设计光掩模系统。 光掩模包括：单元区域，单元区域包括一个或多个芯片区域，每个芯片区域包括对应于集成电路芯片和一个或多个切割区域的特征的不透明和清晰的子区域的图案，每个切口区域 包括对应于集成电路切口的特征的不透明和清晰的子区域的图案; 形成在复制区域的一侧附近的清晰区域，所述复制区域包括作为所述单元格区域的至少一部分的副本的不透明和清晰的子区域; 以及在透明区域和单元区域之间的不透明区域。

公开(公告)号：US07709926B2

公开(公告)日：2010-05-04

申请号：US12108924

申请日：2008-04-24

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

IPC分类号： H01L29/06

CPC分类号： H01L29/7436 ,  H01L21/76229 ,  H01L29/0649 ,  H01L29/6625 ,  H01L29/66265 ,  H01L29/7317 ,  H01L29/735

摘要： Device structure for active devices fabricated in a semiconductor-on-insulator (SOI) substrate and design structures for a radiofrequency integrated circuit. The device structure includes a first isolation region in the semiconductor layer that extends from a top surface of a semiconductor layer to a first depth, a second isolation region in the semiconductor layer that extends from the top surface of the semiconductor layer to a second depth greater than the first depth, and a first doped region in the semiconductor layer. The first doped region is disposed vertically between the first isolation region and an insulating layer disposed between the semiconductor layer and a handle wafer of the SOI substrate. The device structure may be included in a design structure embodied in a machine readable medium for designing, manufacturing, or testing an integrated circuit.

摘要翻译： 用于在绝缘体上半导体（SOI）衬底中制造的有源器件的器件结构和用于射频集成电路的设计结构。 器件结构包括半导体层中从半导体层的顶表面延伸到第一深度的第一隔离区域，半导体层中的从半导体层的顶表面延伸到第二深度更大的第二隔离区域 比第一深度，以及半导体层中的第一掺杂区域。 第一掺杂区域垂直地设置在第一隔离区域和设置在SOI衬底的半导体层和处理晶片之间的绝缘层之间。 装置结构可以包括在体现在用于设计，制造或测试集成电路的机器可读介质中的设计结构中。

公开(公告)号：US20100038754A1

公开(公告)日：2010-02-18

申请号：US12191683

申请日：2008-08-14

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert Robison ,  Yun Shi ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Robert Robison ,  Yun Shi ,  William R. Tonti

IPC分类号： H01L29/00

CPC分类号： H01L27/115 ,  H01L23/5256 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

摘要： In one embodiment, a back-end-of-line (BEOL) resistive structure comprises a second metal line embedded in a second dielectric layer and overlying a first metal line embedded in a first dielectric layer. A doped semiconductor spacer or plug laterally abutting sidewalls of the second metal line and vertically abutting a top surface of the first metal line provides a resistive link between the first and second metal lines. In another embodiment, another BEOL resistive structure comprises a first metal line and a second metal line are embedded in a dielectric layer. A doped semiconductor spacer or plug laterally abutting the sidewalls of the first and second metal lines provides a resistive link between the first and second metal lines.

摘要翻译： 在一个实施例中，后端行（BEOL）电阻结构包括嵌入在第二电介质层中的第二金属线，并且覆盖嵌入在第一介电层中的第一金属线。 横向邻接第二金属线的侧壁并垂直邻接第一金属线的顶表面的掺杂半导体间隔物或插塞提供第一和第二金属线之间的电阻连接。 在另一个实施例中，另一个BEOL电阻结构包括第一金属线，第二金属线嵌入电介质层。 横向邻接第一和第二金属线的侧壁的掺杂半导体间隔件或插塞提供第一和第二金属线之间的电阻连接。

公开(公告)号：US07649243B2

公开(公告)日：2010-01-19

申请号：US11556833

申请日：2006-11-06

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L29/04

CPC分类号： H01L29/045 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

摘要： A semiconductor structure includes a semiconductor mesa located upon an isolating substrate. The semiconductor mesa includes a first end that includes a first doped region separated from a second end that includes a second doped region by an isolating region interposed therebetween. The first doped region and the second doped region are of different polarity. The semiconductor structure also includes a channel stop dielectric layer located upon a horizontal surface of the semiconductor mesa over the second doped region. The semiconductor structure also includes a first device located using a sidewall and a top surface of the first end as a channel region, and a second device located using the sidewall and not the top surface of the second end as a channel. A related method derives from the foregoing semiconductor structure. Also included is a semiconductor circuit that includes the semiconductor structure.

摘要翻译： 半导体结构包括位于隔离衬底上的半导体台面。 半导体台面包括第一端，该第一端包括通过插入其间的隔离区域与第二掺杂区域分离的第一掺杂区域。 第一掺杂区域和第二掺杂区域具有不同的极性。 半导体结构还包括位于第二掺杂区域上的半导体台面的水平表面上的沟道阻挡介电层。 半导体结构还包括使用第一端的侧壁和顶表面作为沟道区的第一器件，以及使用侧壁而不是第二端的顶表面作为沟道定位的第二器件。 相关方法源于上述半导体结构。 还包括包括半导体结构的半导体电路。

公开(公告)号：US20090280607A1

公开(公告)日：2009-11-12

申请号：US12117950

申请日：2008-05-09

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

IPC分类号： H01L21/8238

CPC分类号： H01L29/7881 ,  H01L27/1203 ,  H01L29/66825

摘要： Methods for fabricating a device structure for use as a memory cell in a non-volatile random access memory. The method includes forming first and second semiconductor bodies on the insulating layer that have a separated, juxtaposed relationship, doping the first semiconductor body to form a source and a drain, and partially removing the second semiconductor body to define a floating gate electrode adjacent to the channel of the first semiconductor body. The method further includes forming a first dielectric layer between the channel of the first semiconductor body and the floating gate electrode, forming a second dielectric layer on a top surface of the floating gate electrode, and forming a control gate electrode on the second dielectric layer that cooperates with the floating gate electrode to control carrier flow in the channel in the first semiconductor body.

摘要翻译： 制造用作非易失性随机存取存储器中的存储单元的器件结构的方法。 该方法包括在绝缘层上形成具有分开且并置的关系的第一和第二半导体本体，掺杂第一半导体本体以形成源极和漏极，以及部分地移除第二半导体本体以限定邻近 第一半导体体的通道。 该方法还包括在第一半导体本体的沟道与浮栅之间形成第一电介质层，在浮置栅电极的顶表面上形成第二电介质层，在第二电介质层上形成控制栅电极， 与浮栅电极配合，以控制第一半导体体的沟道中的载流子流动。

公开(公告)号：US20090278185A1

公开(公告)日：2009-11-12

申请号：US12118241

申请日：2008-05-09

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, JR. ,  Jed H. Rankin ,  Yun Shi ,  William R. Tonti

IPC分类号： H01L29/00 ,  G06F9/455

CPC分类号： H01L29/7881 ,  H01L21/28273 ,  H01L29/42324

摘要： Device and design structures for memory cells in a non-volatile random access memory (NVRAM). The device structure includes a semiconductor body in direct contact with the insulating layer, a control gate electrode, and a floating gate electrode in direct contact with the insulating layer. The semiconductor body includes a source, a drain, and a channel between the source and the drain. The floating gate electrode is juxtaposed with the channel of the semiconductor body and is disposed between the control gate electrode and the insulating layer. A first dielectric layer is disposed between the channel of the semiconductor body and the floating gate electrode. A second dielectric layer is disposed between the control gate electrode and the floating gate electrode.

摘要翻译： 非易失性随机存取存储器（NVRAM）中存储单元的器件和设计结构。 器件结构包括与绝缘层直接接触的半导体本体，控制栅电极和与绝缘层直接接触的浮栅电极。 半导体本体包括源极，漏极以及源极和漏极之间的沟道。 浮置栅电极与半导体本体的沟道并置并且设置在控制栅电极和绝缘层之间。 第一电介质层设置在半导体本体的沟道和浮栅之间。 第二介电层设置在控制栅电极和浮栅电极之间。