公开(公告)号：US07668029B2

公开(公告)日：2010-02-23

申请号：US11464124

申请日：2006-08-11

申请人： William C. Moyer ,  Perry H. Pelley, III

发明人： William C. Moyer ,  Perry H. Pelley, III

IPC分类号： G11C7/00

CPC分类号： G11C7/22 ,  G11C8/08 ,  G11C8/10 ,  G11C11/413 ,  G11C2207/2281

摘要： In one form a memory and method thereof has a memory array having a plurality of memory cells. A bit line precharge operation is based on a clock edge of an external clock signal. A word line is selected after the beginning of the precharge operation. A sense operation is begun after enabling the word line, where the sense operation is for sensing a logic state of a memory cell. A data bit is output from the memory array corresponding to the sensed logic state of the memory cell. In one form the bit line precharge operation further comprises the bit line precharge operation having a predetermined duration that is independent of the clock signal, and the sense operation begins a predetermined delay time after enabling the word line, the sense operation having a variable duration.

摘要翻译： 在一种形式中，其存储器及其方法具有具有多个存储单元的存储器阵列。 位线预充电操作基于外部时钟信号的时钟边沿。 在预充电操作开始之后选择字线。 在启用字线之后开始感测操作，其中感测操作用于感测存储器单元的逻辑状态。 从与存储单元的检测到的逻辑状态对应的存储器阵列输出数据位。 在一种形式中，位线预充电操作还包括具有与时钟信号无关的预定持续时间的位线预充电操作，并且感测操作在使能字线之后开始预定的延迟时间，感测操作具有可变持续时间。

公开(公告)号：US20090259825A1

公开(公告)日：2009-10-15

申请号：US12103250

申请日：2008-04-15

申请人： Perry H. Pelley, III ,  George P. Hoekstra ,  Lucio F.C. Pessoa

发明人： Perry H. Pelley, III ,  George P. Hoekstra ,  Lucio F.C. Pessoa

IPC分类号： G06F15/80

CPC分类号： G06F15/16

摘要： A system has a first plurality of cores in a first coherency group. Each core transfers data in packets. The cores are directly coupled serially to form a serial path. The data packets are transferred along the serial path. The serial path is coupled at one end to a packet switch. The packet switch is coupled to a memory. The first plurality of cores and the packet switch are on an integrated circuit. The memory may or may not be on the integrated circuit. In another aspect a second plurality of cores in a second coherency group is coupled to the packet switch. The cores of the first and second pluralities may be reconfigured to form or become part of coherency groups different from the first and second coherency groups.

摘要翻译： 系统在第一相干组中具有第一多个核心。 每个核心以数据包传输数据。 核心直接串联耦合以形成串行路径。 数据包沿串行路径传输。 串行路径在一端耦合到分组交换机。 分组交换机耦合到存储器。 第一多个核心和分组交换机在集成电路上。 存储器可能集成在或不在集成电路上。 在另一方面，第二一致性组中的第二多个核心耦合到分组交换机。 可重新配置第一和第二多个的核心以形成或成为不同于第一和第二一致性组的一致性组的一部分。

公开(公告)号：US07573101B2

公开(公告)日：2009-08-11

申请号：US12021431

申请日：2008-01-29

申请人： Perry H. Pelley, III ,  Troy L. Cooper ,  Michael A. Mendicino

发明人： Perry H. Pelley, III ,  Troy L. Cooper ,  Michael A. Mendicino

IPC分类号： H01L27/088

CPC分类号： H01L29/41733 ,  H01L21/84 ,  H01L27/12

摘要： A semiconductor topography (10) is provided which includes a semiconductor-on-insulator (SOI) substrate having a conductive line (16) arranged within an insulating layer (22) of the SOI substrate. A method for forming an SOI substrate with such a configuration includes forming a first conductive line (16) within an insulating layer (22) arranged above a wafer substrate (12) and forming a silicon layer (24) upon surfaces of the first conductive line and the insulating layer. A further method is provided which includes the formation of a transistor gate (28) upon an SOI substrate having a conductive line (16) embedded therein and implanting dopants within the semiconductor topography to form source and drain regions (30) within an upper semiconductor layer (24) of the SOI substrate such that an underside of one of the source and drain regions is in contact with the conductive line.

摘要翻译： 提供一种半导体图形（10），其包括绝缘体上半导体（SOI）基板，其具有布置在SOI衬底的绝缘层（22）内的导线（16）。 一种用于形成具有这种结构的SOI衬底的方法包括在布置在晶片衬底（12）上方的绝缘层（22）内形成第一导电线（16），并在第一导线的表面上形成硅层（24） 和绝缘层。 提供了一种另外的方法，其包括在SOI衬底上形成晶体管栅极（28），该SOI衬底具有嵌入其中的导线（16），并且在半导体拓扑图内注入掺杂剂以在上半导体层内形成源区和漏区（30） （24），使得源极和漏极区域之一的下侧与导电线接触。

公开(公告)号：US07430151B2

公开(公告)日：2008-09-30

申请号：US11392402

申请日：2006-03-29

申请人： Perry H. Pelley, III

发明人： Perry H. Pelley, III

IPC分类号： G11C8/00

CPC分类号： G11C7/08 ,  G11C7/22 ,  G11C7/222 ,  G11C11/419

摘要： In one form a memory and method thereof has a memory array having a plurality of columns of bit lines and a plurality of intersecting rows of word lines. Control circuitry is coupled to the memory array for successively accessing predetermined bit locations in the memory array during successive memory cycles. The control circuitry senses data within the memory array at a beginning of a predetermined memory cycle. Timing of the memory cycle is determined from a single external clock edge of a memory system clock. During a single memory cycle the memory initially performs the function of sensing followed by at least the functions of precharging the bit lines, addressing and developing a signal to be sensed. In one form each of the successive memory cycles is a period of time of no more than a single period of the memory system clock.

摘要翻译： 在一种形式中，其存储器及其方法具有存储器阵列，该存储器阵列具有多列位线和多条相交行的字线。 控制电路耦合到存储器阵列，用于在连续存储器周期期间连续访问存储器阵列中的预定位位置。 控制电路在预定存储器周期的开始处感测存储器阵列内的数据。 存储器周期的定时由存储器系统时钟的单个外部时钟边缘确定。 在单个存储器循环期间，存储器最初执行感测功能，至少至少是对位线进行预充电，寻址和显影要被感测的信号的功能。 在一种形式中，每个连续存储器周期是不超过存储器系统时钟的单个周期的时间段。

公开(公告)号：US06838721B2

公开(公告)日：2005-01-04

申请号：US10423589

申请日：2003-04-25

申请人： Bradley J. Garni ,  Perry H. Pelley, III

发明人： Bradley J. Garni ,  Perry H. Pelley, III

IPC分类号： H01L23/522 ,  H01L27/06 ,  H01L27/108

CPC分类号： H01L27/228 ,  H01L23/522 ,  H01L27/0688 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit (101) includes electrical circuitry (105) formed on a substrate (103). An interconnect layer (109, 117) is formed over the electrical circuitry (105). In one example, a plurality of magneto-resistive random access memory cells (MRAM) (161, 171) is implemented above the interconnect layer. Each of the MRAM cells comprises a magneto-resistive tunnel junction (MTJ) storage element. A transistor (130) is formed-over the interconnect layer (109, 117). In one embodiment, the transistor is implemented as a thin film transistor (TFT). In one embodiment the transistor is a select transistor and may be coupled to one or more of the MTJ storage elements. Access circuitry (203, 205, 207, 209) is formed on the substrate (103) under the plurality of MRAM cells (161, 171).

摘要翻译： 集成电路（101）包括形成在基板（103）上的电路（105）。 互连层（109,117）形成在电路（105）上。 在一个示例中，在互连层上方实现多个磁阻随机存取存储器单元（MRAM）（161,171）。 每个MRAM单元包括磁阻隧道结（MTJ）存储元件。 晶体管（130）形成在互连层（109,117）之上。 在一个实施例中，晶体管被实施为薄膜晶体管（TFT）。 在一个实施例中，晶体管是选择晶体管，并且可以耦合到一个或多个MTJ存储元件。 在多个MRAM单元（161,171）下的基板（103）上形成存取电路（203,205,207,209）。

公开(公告)号：US5726944A

公开(公告)日：1998-03-10

申请号：US596809

申请日：1996-02-05

申请人： Perry H. Pelley, III ,  Robert C. Taft

发明人： Perry H. Pelley, III ,  Robert C. Taft

IPC分类号： G11C5/14 ,  G11C11/412 ,  G11C13/00

CPC分类号： G11C11/412 ,  G11C5/147

摘要： An SRAM memory cell (10) is provided a boosted voltage by a charge pump (56) to reduce the soft error rate within the SRAM (10) and to improve bit cell stability. A voltage regulator (58) is coupled to the charge pump (56) to regulate the operation of the charge pump (56) and its outputted boosted voltage. The voltage regulator (58) regulates the boosted voltage over three operating states: low supply voltage, steady state operation, and burn-in.

摘要翻译： SRAM存储单元（10）由电荷泵（56）提供升压电压，以降低SRAM（10）内的软错误率并提高位单元的稳定性。 电压调节器（58）耦合到电荷泵（56）以调节电荷泵（56）的操作及其输出的升压电压。 电压调节器（58）在三种操作状态下调节升压电压：低电源电压，稳态操作和老化。

公开(公告)号：US5721509A

公开(公告)日：1998-02-24

申请号：US596817

申请日：1996-02-05

申请人： Robert C. Taft ,  Perry H. Pelley, III

发明人： Robert C. Taft ,  Perry H. Pelley, III

IPC分类号： G11C5/14 ,  H02M3/07 ,  G05F1/10

CPC分类号： H02M3/073 ,  G11C5/146

摘要： A charge pump (40) is implemented with several stages (30), including a control stage (50), in a manner integral with a ring-oscillator loop. The charge pump (40) is more efficient for producing voltage VBB to supply to a substrate well implementing circuitry such as a DRAM or SRAM (61), since there are no threshold voltage drops across any of the critical path transistors (M3) within the charge pump (40). This is accomplished by providing a boosted signal level from the proceeding stage (30). In the design, parasitic diode leakage is negligible.

摘要翻译： 电荷泵（40）以与环形振荡器回路成一体的方式由数个级（30）实现，包括控制级（50）。 电荷泵（40）对于产生电压VBB更有效地供应到诸如DRAM或SRAM（61）的基板井实现电路，因为不存在跨过任一关键路径晶体管（M3）的阈值电压降 电荷泵（40）。 这通过从进行阶段（30）提供升高的信号电平来实现。 在设计中，寄生二极管漏电可忽略不计。

公开(公告)号：US5315179A

公开(公告)日：1994-05-24

申请号：US951959

申请日：1992-09-28

申请人： Perry H. Pelley, III ,  Hamed Ghassemi

发明人： Perry H. Pelley, III ,  Hamed Ghassemi

IPC分类号： H03K19/003 ,  H03K19/013 ,  H03K19/0175 ,  H03K19/08 ,  H03K19/082 ,  H03K19/20

CPC分类号： H03K19/00369 ,  H03K19/013 ,  H03K19/0136 ,  H03K19/017527

摘要： A BICMOS level converter (60) for use at lower power supply voltages includes an input buffer (20) for receiving an ECL level input signal and providing level shifted buffered signals referenced to V.sub.SS, a differential amplifier (61), a clamping circuit (71 and 72) for preventing the bipolar transistors (64 and 65) from operating in saturation, cross-coupled pull-up circuit (67) for a stronger transition from a logic low to a logic high, and a cross-coupled half-latch (75) for reducing the power consumption. The BICMOS level converter (60) has improved switching speeds, wider margins, and reduced power consumption for use at 3.3 volts.

摘要翻译： 用于较低电源电压的BICMOS电平转换器（60）包括用于接收ECL电平输入信号并提供参考VSS的电平移位缓冲信号的输入缓冲器（20），差分放大器（61），钳位电路（71） 和72），用于防止双极晶体管（64和65）在饱和度下工作，用于从逻辑低到逻辑高的更强的转换的交叉耦合上拉电路（67）和交叉耦合的半锁存器 75）用于降低功耗。 BICMOS电平转换器（60）具有改进的开关速度，更宽的裕度和降低的功耗，可在3.3伏下使用。

公开(公告)号：US5309039A

公开(公告)日：1994-05-03

申请号：US953153

申请日：1992-09-29

申请人： Hamed Ghassemi ,  Perry H. Pelley, III

发明人： Hamed Ghassemi ,  Perry H. Pelley, III

IPC分类号： H03F3/45 ,  H03F3/50 ,  H03K19/003 ,  H03K19/0175 ,  H03K19/086 ,  H03K3/01 ,  G06G7/12 ,  H03K17/60 ,  H03K19/02

CPC分类号： H03K19/00376 ,  H03K19/017527

摘要： A power supply dependent input buffer (20) having a differential amplifier (22), emitter-follower transistors (29 and 32), level shifting resistors (30 and 33), and power supply dependent current sources (31 and 34) receives an ECL input signal referenced to a positive power supply voltage and provides buffered level shifted signals referenced to ground. The current sources (31 and 34) receive a power supply dependent bias voltage that changes in relation to a change in the positive power supply voltage. In turn, the voltage drop across the resistors (30 and 33) changes with respect to the positive power supply voltage such that the buffered level shifted signals are constant with respect to ground. The power supply dependent input buffer (20) is for use at low power supply voltages (such as 3.3 volts), resulting in low power consumption and wider margins on following stages, such as a level converter.

摘要翻译： 具有差分放大器（22），射极跟随器晶体管（29和32），电平移位电阻（30和33）以及与电源相关的电流源（31和34）的电源依赖输入缓冲器（20）接收ECL 参考正电源电压的输入信号，并提供参考地的缓冲电平移位信号。 电流源（31和34）接收相对于正电源电压变化而变化的电源相关偏置电压。 反过来，电阻器（30和33）上的电压降相对于正电源电压变化，使得缓冲电平移位信号相对于地而恒定。 电源相关的输入缓冲器（20）用于低电源电压（例如3.3伏特），导致低功耗，并且在后续阶段（例如电平转换器）具有更宽的裕度。

公开(公告)号：US5303190A

公开(公告)日：1994-04-12

申请号：US966910

申请日：1992-10-27

申请人： Perry H. Pelley, III

发明人： Perry H. Pelley, III

IPC分类号： G11C11/413 ,  G11C5/14 ,  G11C11/412 ,  G11C11/417 ,  G11C7/00

CPC分类号： G11C11/417 ,  G11C11/4125 ,  G11C5/145

摘要： A static random access memory (30), resistant to soft error from alpha particle emissions has a high density array of memory cells (44) coupled to word lines (73 and 74) and bit line pairs (68), and operates at low power supply voltages (for example, 3.3 volts). A charging circuit (55) boosts a supply voltage to the memory array above the power supply voltage. The charging circuit (55) includes an oscillator (57), a charge pump (56), and a voltage regulator (58). The boosted supply voltage reduces the effect of an alpha particle hitting the memory array (44) at low power supply voltages. Providing a boosted supply voltage to the memory array (44) improves soft error resistance without adding capacitance to each memory cell (52 and 54).

摘要翻译： 具有抵抗来自α粒子发射的软误差的静态随机存取存储器（30）具有耦合到字线（73和74）和位线对（68）的存储器单元（44）的高密度阵列，并以低功率运行 电源电压（例如3.3伏）。 充电电路（55）将存储器阵列的电源电压升高到电源电压以上。 充电电路（55）包括振荡器（57），电荷泵（56）和电压调节器（58）。 升高的电源电压降低了α粒子在低电源电压下撞击存储器阵列（44）的影响。 向存储器阵列（44）提供升压的电源电压，而不会向每个存储器单元（52和54）增加电容，从而提高了软误差电阻。