公开(公告)号：US20050033925A1

公开(公告)日：2005-02-10

申请号：US10655661

申请日：2003-09-05

申请人： Kenneth Wilson ,  Fong Pong ,  Lance Russell ,  Tung Nguyen ,  Lu Xu

发明人： Kenneth Wilson ,  Fong Pong ,  Lance Russell ,  Tung Nguyen ,  Lu Xu

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0808 ,  G06F12/0804 ,  G06F12/0817 ,  G06F2212/2542

摘要： A cache coherent distributed shared memory multi-processor computer system is provided with a memory controller which includes a recall unit. The recall unit allows selective forced write-backs of dirty cache lines to the home memory. After a request is posted in the recall unit, a recall (“flush”) command is issued which forces the owner cache to write-back the dirty cache line to be flushed. The memory controller will inform the recall unit as each recall operation is completed. The recall unit operation will be interrupted when all flush requests are completed.

摘要翻译： 高速缓存一致分布式共享存储器多处理器计算机系统具有包括调用单元的存储器控​​制器。 调用单元允许将脏的高速缓存行的选择性强制回写到家庭存储器。 在调用单元中发布请求后，会发出召回（“flush”）命令，强制所有者高速缓存写回要清除的脏高速缓存行。 每次召回操作完成后，存储器控制器将通知召回单元。 所有刷新请求完成后，调用单元操作将中断。

公开(公告)号：US06654854B1

公开(公告)日：2003-11-25

申请号：US09344460

申请日：1999-06-25

申请人： Gopalakrishnan Janakiraman ,  Fong Pong

发明人： Gopalakrishnan Janakiraman ,  Fong Pong

IPC分类号： G06F1200

CPC分类号： G06F12/0893

摘要： A caching method for using cache tag and cache data stored in dynamic RAM embedded in a logic chip. In general, there are at least two cache applications where this method can be employed. First, there are caches integral to a processor and interfaced to a processor pipeline. Second, there are caches external to a processor and interfaced with a shared bus.

摘要翻译： 一种使用存储在嵌入在逻辑芯片中的动态RAM中的缓存标签和缓存数据的缓存方法。 通常，至少有两个缓存应用程序可以使用此方法。 首先，存在处理器集成的高速缓存，并与处理器管道连接。 第二，处理器外部存在高速缓存，并与共享总线接口。

公开(公告)号：US09304944B2

公开(公告)日：2016-04-05

申请号：US13434556

申请日：2012-03-29

申请人： Fong Pong ,  Eric Spada ,  Karen Schramm

发明人： Fong Pong ,  Eric Spada ,  Karen Schramm

IPC分类号： G06F12/14 ,  G06F21/72 ,  G06F21/79

CPC分类号： G06F12/1441 ,  G06F12/1408 ,  G06F21/72 ,  G06F21/79 ,  G06F2211/007

摘要： A memory access circuit and a corresponding method are provided. The memory access circuit includes a crypto block in communication with a memory that encrypts data of a data block on a block basis. The memory access circuit also includes a fault injection block configured to inject faults to the data in the data block. The memory access circuit further includes a data scrambler and an address scrambler. The data scrambler is configured to scramble data in the memory by shuffling data bits within the data block in a plurality of rounds and mash the shuffled data bits with random data. The address scrambler is configured to distribute the scrambled data across the memory. A memory system including the memory access circuit is also disclosed to implement the corresponding method.

摘要翻译： 提供存储器访问电路和相应的方法。 存储器访问电路包括与以块为基础对数据块的数据进行加密的存储器通信的密码块。 存储器访问电路还包括被配置为将错误注入数据块中的数据的故障注入块。 存储器访问电路还包括数据加扰器和地址扰频器。 数据加扰器被配置为通过在多个循环中混洗数据块内的数据位来对存储器中的数据进行加扰，并使用随机数据将混洗的数据位混合。 地址扰频器被配置为在整个存储器中分配加扰的数据。 还公开了包括存储器访问电路的存储器系统以实现相应的方法。

公开(公告)号：US08718065B2

公开(公告)日：2014-05-06

申请号：US11802210

申请日：2007-05-21

申请人： Fong Pong ,  Chun Ning

发明人： Fong Pong ,  Chun Ning

IPC分类号： H04L12/56

CPC分类号： G06F13/4022 ,  H04L49/109 ,  H04L49/70

摘要： A method to transmit data using a device having a plurality of physical input/output (I/O) interfaces is provided. The method comprises receiving data and determining a topology according to which data is to be transmitted. Data is transmitted in sequential order via a single physical interface for a first topology and in random order via a plurality of physical interfaces for a second topology.A System On Chip (SOC) unit enabled to transmit data via one or more physical interfaces is provided. The SOC comprises a processor and a network interface including multiple physical input/output (I/O) interfaces coupled to the processor. In response to receiving data for transmission, the processor is enabled to select a single I/O interface for sequential data transmission according to a first topology or select multiple physical I/O interfaces for random order data transmission according to a second topology.

摘要翻译： 提供了一种使用具有多个物理输入/输出（I / O）接口的设备发送数据的方法。 该方法包括接收数据并根据哪个数据要发送来确定拓扑结构。 通过用于第一拓扑的单个物理接口以随机顺序通过用于第二拓扑的多个物理接口按顺序传送数据。 提供了经由一个或多个物理接口传输数据的片上系统（SOC）单元。 SOC包括处理器和包括耦合到处理器的多个物理输入/输出（I / O））接口的网络接口。 响应于接收到的用于传输的数据，处理器能够根据第一拓扑选择用于顺序数据传输的单个I / O接口，或者根据第二拓扑选择用于随机订单数据传输的多个物理I / O接口。

公开(公告)号：US08619790B2

公开(公告)日：2013-12-31

申请号：US11228398

申请日：2005-09-16

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： H04L12/28 ,  H04J3/16 ,  G06F12/08 ,  G06F13/00

CPC分类号： H04L45/7453 ,  H04L69/12 ,  H04L69/16 ,  H04L69/161

摘要： Certain embodiments of the invention may be found in a method and system for an adaptive cache for caching context and for adapting to collisions in session lookup table. A network processor chip may comprise an on-chip cache that stores transport control blocks (TCB) from a TCB array in external memory to reduce latency in active transmission control protocol/Internet protocol (TCP/IP) sessions. The on-chip cache may comprise a tag portion implemented using a content addressable memory (CAM) and a data portion implemented using a random access memory (RAM). When a session collision occurs the context of a subsequent network connection may be stored in a data overflow portion of an overflow table in the on-chip cache. A search key associated with the subsequent network connection that comprises network connection parameters may be stored in a tag overflow portion of the overflow table.

摘要翻译： 本发明的某些实施例可以在用于缓存上下文的自适应缓存的方法和系统中找到，并且适用于会话查询表中的冲突。 网络处理器芯片可以包括片上高速缓存，其从外部存储器中的TCB阵列存储传输控制块（TCB），以减少主动传输控制协议/因特网协议（TCP / IP）会话中的等待时间。 片上缓存可以包括使用内容可寻址存储器（CAM）实现的标签部分和使用随机存取存储器（RAM）实现的数据部分。 当会话冲突发生时，后续网络连接的上下文可以存储在片上高速缓存中的溢出表的数据溢出部分中。 与包括网络连接参数的后续网络连接相关联的搜索密钥可以存储在溢出表的标签溢出部分中。

公开(公告)号：US08281081B2

公开(公告)日：2012-10-02

申请号：US13050735

申请日：2011-03-17

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： G06F12/00

CPC分类号： G06F12/0692 ,  G06F12/0284 ,  G06F15/16 ,  G06F2212/1016 ,  H04L69/08 ,  H04L69/12

摘要： Disclosed herein is an apparatus which may comprise a plurality of nodes. In one example embodiment, each of the plurality of nodes may include one or more central processing units (CPUs), a random access memory device, and a parallel link input/output port. The random access memory device may include a local memory address space and a global memory address space. The local memory address space may be accessible to the one or more CPUs of the node that comprises the random access memory device. The global memory address space may be accessible to CPUs of all the nodes. The parallel link input/output port may be configured to send data frames to, and receive data frames from, the global memory address space comprised by the random access memory device(s) of the other nodes.

摘要翻译： 这里公开了一种可以包括多个节点的装置。 在一个示例实施例中，多个节点中的每一个可以包括一个或多个中央处理单元（CPU），随机存取存储器设备和并行链路输入/输出端口。 随机存取存储器件可以包括本地存储器地址空间和全局存储器地址空间。 本地存储器地址空间可以由包括随机存取存储器件的节点的一个或多个CPU访问。 所有节点的CPU都可以访问全局内存地址空间。 并行链路输入/输出端口可以被配置为向由其他节点的随机存取存储器件组成的全局存储器地址空间发送数据帧并从其接收数据帧。

公开(公告)号：US08185710B2

公开(公告)日：2012-05-22

申请号：US12686010

申请日：2010-01-12

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： G06F12/00

CPC分类号： G06F9/526 ,  G06F13/1605 ,  G06F2213/0038 ,  G11C7/1045 ,  G11C7/24 ,  G11C29/028

摘要： Methods, systems and computer program products to implement hardware memory locks are described herein. A system to implement hardware memory locks is provided. The system comprises an off-chip memory coupled to a SOC unit that includes a controller and an on-chip memory. Upon receiving a request from a requester to access a first memory location in the off-chip memory, the controller is enabled to grant access to modify the first memory location based on an entry stored in a second memory location of the on-chip memory. In an embodiment, the on-chip memory is Static Random Access Memory (SRAM) and the off-chip memory is Random Access Memory (RAM).

摘要翻译： 本文描述了用于实现硬件存储器锁的方法，系统和计算机程序产品。 提供了一种实现硬件内存锁的系统。 该系统包括耦合到包括控制器和片上存储器的SOC单元的片外存储器。 在接收到来自请求者访问片外存储器中的第一存储器位置的请求时，控制器能够基于存储在片上存储器的第二存储器位置中的条目来授权访问以修改第一存储器位置。 在一个实施例中，片上存储器是静态随机存取存储器（SRAM），片外存储器是随机存取存储器（RAM）。

公开(公告)号：US07698523B2

公开(公告)日：2010-04-13

申请号：US11529624

申请日：2006-09-29

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： G06F12/00

CPC分类号： G06F9/526 ,  G06F13/1605 ,  G06F2213/0038 ,  G11C7/1045 ,  G11C7/24 ,  G11C29/028

摘要： Methods, systems and computer program products to implement hardware memory locks are described herein. A system to implement hardware memory locks is provided. The system comprises an off-chip memory coupled to a System-On-a-Chip(SOC) unit that includes a controller and an on-chip memory. Upon receiving a request from a requester to access a first memory location in the off-chip memory, the controller is enabled to grant access to modify the first memory location based on an entry stored in a second memory location of the on-chip memory. In an embodiment, the on-chip memory is Static Random Access Memory (SRAM) and the off-chip memory is Random Access Memory (RAM).

摘要翻译： 本文描述了用于实现硬件存储器锁的方法，系统和计算机程序产品。 提供了一种实现硬件内存锁的系统。 该系统包括耦合到包括控制器和片上存储器的片上系统（SOC）单元的片外存储器。 在接收到来自请求者访问片外存储器中的第一存储器位置的请求时，控制器能够基于存储在片上存储器的第二存储器位置中的条目来授权访问以修改第一存储器位置。 在一个实施例中，片上存储器是静态随机存取存储器（SRAM），片外存储器是随机存取存储器（RAM）。

公开(公告)号：US07631150B2

公开(公告)日：2009-12-08

申请号：US11529356

申请日：2006-09-29

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： G06F12/00

CPC分类号： G06F12/082 ,  G06F12/0813 ,  G06F2212/2542

摘要： Methods, systems and computer program products to maintain cache coherency in a System-On-a-Chip (SOC) which is part of a distributed shared memory system are described. A local SOC unit that includes a local controller and an on-chip memory is provided. In response to receiving a request from a remote controller of a remote SOC to access a memory location, the local controller determines whether the local SOC has exclusive ownership of the requested memory location, sends data from the memory location if the local SOC has exclusive ownership of the memory location and stores an entry in the on-chip memory that identifies the remote SOC as having requested data from the memory location. The entry specifies whether the request from the remote SOC is for exclusive ownership of the memory location. The entry also includes a field that identifies the remote SOC as the requester. The requested memory location may be external or internal to the local SOC unit.

摘要翻译： 描述了作为分布式共享存储器系统的一部分的片上系统（SOC）中的高速缓存一致性的方法，系统和计算机程序产品。 提供了包括本地控制器和片上存储器的本地SOC单元。 响应于从远程SOC的遥控器接收到访问存储器位置的请求，本地控制器确定本地SOC是否具有所请求的存储器位置的独占所有权，如果本地SOC具有专有所有权，则从存储器位置发送数据 的存储器位置并且将片段存储器中的条目存储，其将远程SOC识别为具有来自存储器位置的请求的数据。 条目指定来自远程SOC的请求是否用于存储器位置的专有所有权。 该条目还包括将远程SOC识别为请求者的字段。 所请求的存储器位置可以是本地SOC单元的外部或内部。

公开(公告)号：US07564854B2

公开(公告)日：2009-07-21

申请号：US11524719

申请日：2006-09-20

申请人： Fong Pong

发明人： Fong Pong

IPC分类号： H04L12/28

CPC分类号： H04L69/16 ,  H04L67/14 ,  H04L67/146 ,  H04L69/161 ,  H04L69/163

摘要： In one aspect, there is provided a method for use by an edge device for establishing a connection with a server to support a full TCP connection between a client and the edge device. The method comprises establishing a full TCP connection with the server using a full TCP socket, allocating a first light TCP socket for supporting a first light TCP connection with the server, associating a first light session ID with the first light TCP connection, sending a first open session message to the server via the full TCP connection with the server, establishing the first light TCP connection with the server via the full TCP connection, associating first data with the first light session ID, and delivering the first data associated with the first light session ID to the server using the first light TCP connection via the full TCP connection.

摘要翻译： 在一个方面，提供了一种由边缘设备用于建立与服务器的连接以支持客户端与边缘设备之间的完整TCP连接的方法。 该方法包括使用完整TCP套接字与服务器建立完整TCP连接，分配第一轻TCP套接字以支持与服务器的第一轻TCP连接，将第一光会话ID与第一轻TCP连接相关联，发送第一轻TCP连接 通过与服务器的完全TCP连接向服务器打开会话消息，通过完全TCP连接建立与服务器的第一轻TCP连接，将第一数据与第一光会话ID相关联，并且传送与第一光相关联的第一数据 会话ID通过完整的TCP连接使用第一个轻TCP连接到服务器。