公开(公告)号：US20140189391A1

公开(公告)日：2014-07-03

申请号：US13730625

申请日：2012-12-28

申请人： Jaya L. Jeyaseelan ,  Linda Weyhing ,  Rajeev Nalawadi ,  Barnes Cooper ,  Suraj Varma ,  Nevo Idan ,  David Poisner

发明人： Jaya L. Jeyaseelan ,  Linda Weyhing ,  Rajeev Nalawadi ,  Barnes Cooper ,  Suraj Varma ,  Nevo Idan ,  David Poisner

IPC分类号： G06F1/32

CPC分类号： G06F1/3206 ,  G06F1/3234 ,  G06F1/3287 ,  Y02D10/171

摘要： In at least one embodiment described herein, an apparatus is provided that can include means for communicating a latency tolerance value for a device connected to a platform from a software latency register if a software latency tolerance register mode is active. The apparatus may also include means for communicating the latency tolerance value from a hardware latency register if a host controller is active. The latency tolerance value can be sent to a power management controller. More specific examples can include means for communicating a latency tolerance value from the software latency register if the software latency tolerance register mode is not active and the host controller is not active. The apparatus can also include means for mapping a resource space in the software latency register for the device using a BIOS/platform driver. The mapping can be achieved using an advanced configuration and power interface device description.

摘要翻译： 在本文描述的至少一个实施例中，提供了一种装置，其可以包括用于如果软件等待时间容差寄存器模式是活动的，则用于在软件等待时间寄存器中传送连接到平台的设备的等待时间容限值的装置。 该装置还可以包括用于在主机控制器处于活动状态时从硬件等待时间寄存器传送等待时间容差值的装置。 延迟容限值可以发送到电源管理控制器。 更具体的示例可以包括用于在软件延迟容限寄存器模式不活动且主机控制器不活动的情况下从软件延迟寄存器传送延迟容限值的装置。 该装置还可以包括用于使用BIOS /平台驱动器在设备的软件延迟寄存器中映射资源空间的装置。 可以使用高级配置和电源接口设备描述来实现映射。

公开(公告)号：US20140189198A1

公开(公告)日：2014-07-03

申请号：US13730575

申请日：2012-12-28

申请人： Faraz A. Siddiqi ,  Francis R. Corrado ,  Barnes Cooper

发明人： Faraz A. Siddiqi ,  Francis R. Corrado ,  Barnes Cooper

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F12/0638 ,  G06F12/0871 ,  G06F2212/1028 ,  Y02D10/13

摘要： Memory allocation for fast platform hibernation and resumption of computing systems. An embodiment of an apparatus includes logic at least partially implemented in hardware, the logic to: dynamically allocate at least a first portion of a nonvolatile memory; in response to a command to enter the apparatus into a standby state, the logic to store at least a portion of a context data from a volatile memory to the dynamically allocated first portion of the nonvolatile memory; and in response to a resumption of operation of the apparatus, the logic to copy at least the portion of the context data from the first portion of the nonvolatile memory to the volatile memory, and to reclaim the first portion of the nonvolatile memory for dynamic allocation.

摘要翻译： 快速平台休眠和恢复计算系统的内存分配。 装置的实施例包括至少部分地以硬件方式实现的逻辑，用于：动态地分配非易失性存储器的第一部分的逻辑; 响应于将设备进入待机状态的命令，将从易失性存储器的上下文数据的至少一部分存储到非易失性存储器的动态分配的第一部分的逻辑; 并且响应于所述装置的恢复操作，将所述上下文数据的至少一部分从所述非易失性存储器的第一部分复制到所述易失性存储器的逻辑，以及回收用于动态分配的所述非易失性存储器的所述第一部分 。

公开(公告)号：US20140173306A1

公开(公告)日：2014-06-19

申请号：US13719296

申请日：2012-12-19

申请人： Barnes Cooper ,  Faraz Siddiqi ,  Justin Perrenoud ,  Ping She ,  Claes Olsson ,  Assar Badri ,  Benjamin Clark

发明人： Barnes Cooper ,  Faraz Siddiqi ,  Justin Perrenoud ,  Ping She ,  Claes Olsson ,  Assar Badri ,  Benjamin Clark

IPC分类号： G06F1/32

CPC分类号： G06F1/3268 ,  G06F1/3221 ,  Y02D10/154

摘要： Particular embodiments described herein can offer a method that includes receiving storage operation information that is to indicate one or more storage drive operations, receiving storage independent power information, determining, by a processor, a performance profile based at least in part on the storage operation information and the storage independent power information, and causing a setting of at least one power management directive that is to correspond with the performance profile.

摘要翻译： 本文描述的特定实施例可以提供一种方法，其包括接收用于指示一个或多个存储驱动操作的存储操作信息，接收存储独立功率信息，至少部分地基于存储操作信息由处理器确定性能简档 以及与存储无关的功率信息，并且使得至少一个与所述性能简档相对应的功率管理指令的设置。

公开(公告)号：US20110302626A1

公开(公告)日：2011-12-08

申请号：US13213353

申请日：2011-08-19

申请人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jeyaseelan ,  Barnes Cooper ,  Nilesh V. Shah

发明人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jeyaseelan ,  Barnes Cooper ,  Nilesh V. Shah

IPC分类号： H04L29/06

CPC分类号： G06F1/3203 ,  G06F1/3246 ,  G06F1/329 ,  Y02D10/24

摘要： In some embodiments, an electronic apparatus comprises at least one processor, a plurality of components, and a policy engine comprising logic to receive latency data from one or more components in the electronic device, compute a minimum latency tolerance value from the latency data, and determine a power management policy from the minimum latency tolerance value.

公开(公告)号：US20110276816A1

公开(公告)日：2011-11-10

申请号：US13186322

申请日：2011-07-19

申请人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

发明人： Barnes Cooper ,  Jaya L. Jeyaseelan ,  Robert E. Gough

IPC分类号： G06F1/32

CPC分类号： G06F1/3234 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3253 ,  G06F1/3287 ,  Y02D10/151 ,  Y02D50/20

摘要： A method and apparatus for intelligent power management for low power link states. Some embodiments include methods, apparatuses, and systems for a device coupled to a controller via a link; a link power management engine to alter a power state of the link based on a transaction and some knowledge of future transactions between the device and the controller; and a memory or logic to store the link power management engine. In some embodiments, the memory stores information about at least one of the following: the power state of the link, the device buffering, the controller or device state or a history of transactions. In some embodiments, the device is a peripheral of a computer system. In some embodiments, the method may include transitioning the device to various link states. Other embodiments are described.

摘要翻译： 一种用于低功率链路状态智能电源管理的方法和装置。 一些实施例包括用于经由链路耦合到控制器的设备的方法，设备和系统; 链路功率管理引擎，用于基于事务改变链路的功率状态以及对设备和控制器之间的未来事务的一些知识; 以及用于存储链路电源管理引擎的存储器或逻辑。 在一些实施例中，存储器存储关于以下至少一个的信息：链路的功率状态，设备缓冲，控制器或设备状态或事务历史。 在一些实施例中，设备是计算机系统的外设。 在一些实施例中，该方法可以包括将设备转换到各种链路状态。 描述其他实施例。

公开(公告)号：US07971081B2

公开(公告)日：2011-06-28

申请号：US11965948

申请日：2007-12-28

申请人： Barnes Cooper ,  Faraz A. Siddiqi

发明人： Barnes Cooper ,  Faraz A. Siddiqi

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/3203

摘要： In some embodiments, an apparatus includes processor cores, a smaller non-volatile memory, a larger non-volatile memory to hold an operating system, programs, and data for use by the processor cores. The apparatus also includes volatile memory to act as system memory for the processor cores, and power management logic to control at least some aspects of power management. In response to a power state change command, a system context is stored in the smaller non-volatile memory followed by the volatile memory losing power, and in response to a resume command, the volatile memory receives power and receives at least a portion of the system context from the smaller non-volatile memory. Other embodiments are described.

摘要翻译： 在一些实施例中，装置包括处理器核，更小的非易失性存储器，用于保存操作系统，程序和数据的更大的非易失性存储器以供处理器核心使用。 该装置还包括作为用于处理器核的系统存储器的易失性存储器，以及功率管理逻辑以控制功率管理的至少一些方面。 响应于电源状态改变命令，系统上下文存储在较小的非易失性存储器中，随后易失性存储器丢失电力，并且响应于恢复命令，易失性存储器接收电力并接收至少一部分 系统上下文从较小的非易失性存储器。 描述其他实施例。

公开(公告)号：US20110078473A1

公开(公告)日：2011-03-31

申请号：US12960277

申请日：2010-12-03

申请人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jevaseelan ,  Barnes Cooper ,  Nilesh V. Shah

发明人： Seh W. Kwa ,  Robert Gough ,  Neil Songer ,  Jaya L. Jevaseelan ,  Barnes Cooper ,  Nilesh V. Shah

IPC分类号： G06F1/32 ,  G06F13/36 ,  G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/3246 ,  G06F1/329 ,  Y02D10/24

摘要： In some embodiments, an electronic apparatus comprises at least one processor, a plurality of components, and a policy engine comprising logic to receive latency data from one or more components in the electronic device, compute a minimum latency tolerance value from the latency data, and determine a power management policy from the minimum latency tolerance value.

摘要翻译： 在一些实施例中，电子设备包括至少一个处理器，多个组件以及包括用于从电子设备中的一个或多个组件接收等待时间数据的逻辑的策略引擎，从等待时间数据计算最小等待时间容差值，以及 从最小延迟容限值确定电源管理策略。

公开(公告)号：US07818496B2

公开(公告)日：2010-10-19

申请号：US11731755

申请日：2007-03-30

申请人： Barnes Cooper ,  Isaac Oram ,  Kirk Brannock ,  Robert Gough

发明人： Barnes Cooper ,  Isaac Oram ,  Kirk Brannock ,  Robert Gough

IPC分类号： G06F13/00 ,  G06F12/00

CPC分类号： G06F12/0802 ,  G06F12/0875 ,  G06F2212/601

摘要： In some embodiments, an apparatus comprises one or more processors supporting a system management mode, system management memory, and software controllable caching of memory, one or more memory modules, a memory controller, and a communication bus to couple the one or more memory modules to the memory controller. Other embodiments may be described.

摘要翻译： 在一些实施例中，一种装置包括支持系统管理模式，系统管理存储器和存储器的软件可控高速缓存，一个或多个存储器模块，存储器控制器和通信总线的一个或多个处理器，以耦合一个或多个存储器模块 到内存控制器。 可以描述其他实施例。

公开(公告)号：US07546409B2

公开(公告)日：2009-06-09

申请号：US11823845

申请日：2007-06-28

申请人： Robert Gough ,  Barnes Cooper

发明人： Robert Gough ,  Barnes Cooper

IPC分类号： G06F13/20 ,  G06F13/00

CPC分类号： G06F1/3203 ,  G06F1/3253 ,  Y02D10/151 ,  Y02D50/20

摘要： In some embodiments, a system comprises a USB host system comprising a USB function driver, and a USB device coupled to the USB host system via a USB interface, wherein the USB device cooperate to defer one or more data traffic exchanges by passing control messages via a sideband communication link. Other embodiments may be described.

摘要翻译： 在一些实施例中，系统包括USB主机系统，其包括USB功能驱动器和经由USB接口耦合到USB主机系统的USB设备，其中所述USB设备通过传递控制消息来协作来推迟一个或多个数据业务交换 边带通信链路。 可以描述其他实施例。

公开(公告)号：US20070005997A1

公开(公告)日：2007-01-04

申请号：US11173784

申请日：2005-06-30

申请人： James Kardach ,  Barnes Cooper ,  Seh Kwa ,  Animesh Mishra ,  Paul Diefenbaugh

发明人： James Kardach ,  Barnes Cooper ,  Seh Kwa ,  Animesh Mishra ,  Paul Diefenbaugh

IPC分类号： G06F1/00

CPC分类号： G06F1/3203 ,  G06F1/325

摘要： Various methods, apparatuses, and systems are described in which a chipset controller has circuitry to control communications with a peripheral device in a computing device. The chipset controller has logic configured 1) to detect a plug-in event when the peripheral device connects to the chipset controller and 2) to transition the chipset controller from a low power consumption state to a higher power consumption state based on the logic detecting the plug-in event.

摘要翻译： 描述了各种方法，装置和系统，其中芯片组控制器具有控制与计算设备中的外围设备的通信的电路。 芯片组控制器具有逻辑配置1）当外围设备连接到芯片组控制器时检测插件事件，以及2）基于逻辑检测来将芯片组控制器从低功耗状态转换到更高功耗状态 插件事件。