公开(公告)号：US08434032B2

公开(公告)日：2013-04-30

申请号：US12950371

申请日：2010-11-19

申请人： Lee-Chung Lu ,  Yun-Han Lee ,  Wei-Li Chen ,  Tan-Li Chou ,  Kheng-Guan Tan ,  Shi-Hung Wang

发明人： Lee-Chung Lu ,  Yun-Han Lee ,  Wei-Li Chen ,  Tan-Li Chou ,  Kheng-Guan Tan ,  Shi-Hung Wang

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F17/5022 ,  G06F2217/02 ,  G06F2217/66

摘要： The present application discloses a method of generating an intellectual property (IP) block design kit including an IP block circuit design and a system-level characteristics table for manufacturing an integrated circuit. According at least one embodiment, the IP block circuit design is generated. The IP block circuit design is simulated based on predetermined configuration sets, and each configuration set has manufacturing options and/or operating conditions. A plurality of system-level models for the predetermined configuration sets are generated based on the simulation of the IP block circuit design. The system-level characteristics table is generated by arranging the predetermined configuration sets and the system-level models in compliance with a system-level characteristics table template of a system-level characteristics modeling device. Then the IP block circuit design and the system-level characteristics table are stored as the IP block design kit.

摘要翻译： 本申请公开了一种生成包括IP块电路设计和用于制造集成电路的系统级特性表的知识产权（IP）块设计套件的方法。 根据至少一个实施例，产生IP块电路设计。 IP块电路设计基于预定的配置集进行仿真，每个配置集都具有制造选项和/或操作条件。 基于IP块电​​路设计的仿真，生成用于预定配置集的多个系统级模型。 通过根据系统级特征建模设备的系统级特征表模板布置预定配置集和系统级模型来生成系统级特征表。 然后将IP块电路设计和系统级特性表存储为IP块设计工具包。

公开(公告)号：US08431985B2

公开(公告)日：2013-04-30

申请号：US12852274

申请日：2010-08-06

申请人： Yung-Chin Hou ,  Lee-Chung Lu ,  Shyue-Shyh Lin ,  Li-Chun Tien

发明人： Yung-Chin Hou ,  Lee-Chung Lu ,  Shyue-Shyh Lin ,  Li-Chun Tien

IPC分类号： H01L29/66

CPC分类号： H01L21/823475 ,  H01L21/76816 ,  H01L29/66545

摘要： A device includes a semiconductor substrate including an active region, a gate electrode directly over the active region, and a gate contact plug over and electrically coupled to the gate electrode. The gate contact plug includes at least a portion directly over, and vertically overlapping, the active region.

摘要翻译： 一种器件包括半导体衬底，该半导体衬底包括有源区，直接在有源区上方的栅电极以及与该栅电极电连接的栅接触插塞。 栅极接触插塞包括至少一个直接在有源区域上方并且垂直重叠的部分。

公开(公告)号：US07958465B2

公开(公告)日：2011-06-07

申请号：US12211503

申请日：2008-09-16

申请人： Lee-Chung Lu ,  Chien-Chih Kuo ,  Jian-Yi Li ,  Sheng-Jier Yang

发明人： Lee-Chung Lu ,  Chien-Chih Kuo ,  Jian-Yi Li ,  Sheng-Jier Yang

IPC分类号： G06F17/50 ,  G06F19/00

CPC分类号： H01L27/0207 ,  G06F2217/12 ,  Y02P90/265

摘要： A method of forming an integrated circuit structure on a chip includes extracting an active pattern including a diffusion region; enlarging the active pattern to form a dummy-forbidden region having a first edge and a second edge perpendicular to each other; and adding stress-blocking dummy diffusion regions throughout the chip, which includes adding a first stress-blocking dummy diffusion region adjacent and substantially parallel to the first edge of the dummy-forbidden region; and adding a second stress-blocking dummy diffusion region adjacent and substantially parallel to the second edge of the dummy-forbidden region. The method further includes, after the step of adding the stress-blocking dummy diffusion regions throughout the chip, adding general dummy diffusion regions into remaining spacings of the chip.

摘要翻译： 在芯片上形成集成电路结构的方法包括：提取包括扩散区域的有源图案; 扩大有源图案以形成具有彼此垂直的第一边缘和第二边缘的虚拟禁止区域; 并且在整个芯片上增加应力阻挡虚拟扩散区域，其包括在虚拟禁止区域的第一边缘附近并基本平行地添加第一应力阻挡虚拟扩散区域; 以及添加与所述伪禁区的所述第二边缘相邻并且基本上平行的第二应力阻挡虚设扩散区。 该方法还包括：在整个芯片上添加应力阻挡虚拟扩散区域的步骤之后，将一般的虚拟扩散区域添加到芯片的剩余间隔中。

公开(公告)号：US07932566B2

公开(公告)日：2011-04-26

申请号：US12347628

申请日：2008-12-31

申请人： Yung-Chin Hou ,  Li-Chun Tien ,  Lee-Chung Lu ,  Ping Chung Li ,  Ta-Pen Guo

发明人： Yung-Chin Hou ,  Li-Chun Tien ,  Lee-Chung Lu ,  Ping Chung Li ,  Ta-Pen Guo

IPC分类号： H01L25/00

CPC分类号： G06F17/5072 ,  H01L27/0207 ,  H01L27/11803

摘要： An integrated circuit including type-1 cells and a type-2 cell is presented. The type-1 cells have poly lines with a default poly pitch. The type-2 cell has poly lines with a non-default poly pitch. A first boundary region has at least one isolation area that lies between the type-1 cells and the type-2 cell in the X-direction. The first boundary region includes at least one merged dummy poly line, wherein the at least one merged dummy poly line has a first portion that complies with the default poly pitch of the type-1 cells and a second portion that complies with the non-default poly pitch of the type-2 cell.

摘要翻译： 提出了包括1型电池和2型电池的集成电路。 1型电池具有默认聚间距的多线。 2型电池具有具有非默认聚间距的多线。 第一边界区域具有位于X方向上的类型1单元和类型2单元之间的至少一个隔离区域。 第一边界区域包括至少一个合并的虚拟多线，其中所述至少一个合并虚拟多线具有符合类型-1单元的默认多音调的第一部分和符合非默认的第二部分 2型细胞的聚间距。

公开(公告)号：US20100127333A1

公开(公告)日：2010-05-27

申请号：US12276172

申请日：2008-11-21

申请人： Yung-Chin Hou ,  Ta-Pen Guo ,  Harry Chuang ,  Carlos H. Diaz ,  Lee-Chung Lu ,  Li-Chun Tien ,  Oscar M. K. Law ,  Chih-Chiang Chang ,  Chun-Hui Tai ,  Jonathan Lee

发明人： Yung-Chin Hou ,  Ta-Pen Guo ,  Harry Chuang ,  Carlos H. Diaz ,  Lee-Chung Lu ,  Li-Chun Tien ,  Oscar M. K. Law ,  Chih-Chiang Chang ,  Chun-Hui Tai ,  Jonathan Lee

IPC分类号： H01L27/092 ,  H01L27/088

CPC分类号： H01L27/0207 ,  H01L21/823418 ,  H01L21/823481

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes an active region in a semiconductor substrate; a first field effect transistor (FET) disposed in the active region; and an isolation structure disposed in the active region. The FET includes a first gate; a first source formed in the active region and disposed on a first region adjacent the first gate from a first side; and a first drain formed in the active region and disposed on a second region adjacent the first gate from a second side. The isolation structure includes an isolation gate disposed adjacent the first drain; and an isolation source formed in the active region and disposed adjacent the isolation gate such that the isolation source and the first drain are on different sides of the isolation gate.

摘要翻译： 本发明提供集成电路。 集成电路包括半导体衬底中的有源区; 设置在有源区中的第一场效应晶体管（FET） 以及设置在有源区域中的隔离结构。 FET包括第一栅极; 形成在所述有源区中并且从第一侧设置在与所述第一栅极相邻的第一区域上的第一源极; 以及形成在所述有源区中并且从第二侧设置在与所述第一栅极相邻的第二区域上的第一漏极。 隔离结构包括邻近第一漏极设置的隔离栅极; 以及隔离源，形成在所述有源区中并邻近所述隔离栅设置，使得所述隔离源和所述第一漏极位于所述隔离栅极的不同侧上。

公开(公告)号：US20090326873A1

公开(公告)日：2009-12-31

申请号：US12340294

申请日：2008-12-19

申请人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

发明人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F17/505

摘要： Disclosed is a system, method, and computer-readable medium for designing a circuit and/or IC chip to be provided using an optical shrink technology node. Initial design data may be provided in a first technology node and through the use of embedding scaling factors in one or more EDA tools of the design flow, a design (e.g., mask data) can be generated for the circuit in an optical shrink technology node. Examples of EDA tools in which embedded scaling factors may be provided are simulation models and extraction tools including LPE decks and RC extraction technology files.

摘要翻译： 公开了一种用于设计使用光收缩技术节点提供的电路和/或IC芯片的系统，方法和计算机可读介质。 可以在第一技术节点中提供初始设计数据，并且通过在设计流程的一个或多个EDA工具中使用嵌入缩放因子，可以为光收缩技术节点中的电路生成设计（例如，掩模数据） 。 可以提供嵌入式缩放因子的EDA工具的示例是包括LPE卡片和RC提取技术文件的模拟模型和提取工具。

公开(公告)号：US20090180237A1

公开(公告)日：2009-07-16

申请号：US12410117

申请日：2009-03-24

申请人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

发明人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

IPC分类号： H01G4/228

CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

摘要： A de-coupling capacitor module using dummy conductive elements in an integrated circuit is disclosed. The de-coupling module comprises at least one circuit module having one or more active nodes, and at least one dummy conductive element unconnected to any active node, and separated from a high voltage conductor or a low voltage conductor by an insulation region to provide a de-coupling capacitance.

摘要翻译： 公开了一种在集成电路中使用虚设导电元件的去耦合电容器模块。 解耦模块包括具有一个或多个有源节点的至少一个电路模块和未连接到任何有源节点的至少一个虚拟导电元件，并且通过绝缘区域与高压导体或低压导体分离，以提供 去耦合电容。

公开(公告)号：US07262951B2

公开(公告)日：2007-08-28

申请号：US10952259

申请日：2004-09-27

申请人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

发明人： Cliff Hou ,  Lee-Chung Lu ,  Chia-Lin Cheng

IPC分类号： H01G4/228

CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

摘要： A de-coupling capacitor module using dummy conductive elements in an integrated circuit is disclosed. The de-coupling module comprises at least one circuit module having one or more active nodes, and at least one dummy conductive element unconnected to any active node, and separated from a high voltage conductor or a low voltage conductor by an insulation region to provide a de-coupling capacitance.

摘要翻译： 公开了一种在集成电路中使用虚设导电元件的去耦合电容器模块。 解耦模块包括具有一个或多个有源节点的至少一个电路模块和未连接到任何有源节点的至少一个虚拟导电元件，并且通过绝缘区域与高电压导体或低压导体分离，以提供 去耦合电容。

公开(公告)号：US20070158835A1

公开(公告)日：2007-07-12

申请号：US11332566

申请日：2006-01-12

申请人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

发明人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

IPC分类号： H01L23/48

CPC分类号： H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method is disclosed for determining a size of an interconnect between a first and a second conductor respectively in two layers of an integrated circuit while scaling from a reference processing technology to a predetermined processing technology. The method comprises selecting a set of design rules for the conductors based on the predetermined processing technology, determining a length of a first side of a rectangular cross sectional area of the interconnect based on the design rules and a scaling rule for scaling such a length from the reference processing technology to the predetermined processing technology, and determining a length of a second side of the cross sectional area of the interconnect for compensating an increase of a resistance of the interconnect due to the scaling from the reference processing technology to the predetermined processing technology.

摘要翻译： 公开了一种用于在从参考处理技术缩放到预定处理技术的同时，分别在集成电路的两层中确定第一和第二导体之间的互连尺寸的方法。 该方法包括基于预定的处理技术来选择一组导体的设计规则，基于设计规则确定互连的矩形横截面积的第一侧的长度，以及用于缩放这种长度的缩放规则 将参考处理技术应用于预定处理技术，以及确定互连横截面积的第二侧的长度，以补偿由于从参考处理技术到预定处理技术的缩放而导致的互连电阻的增加 。

公开(公告)号：US20070109832A1

公开(公告)日：2007-05-17

申请号：US11281035

申请日：2005-11-17

申请人： Yung-Chin Hou ,  Lee-Chung Lu ,  Chu-Ping Wang ,  Li-Chun Tien

发明人： Yung-Chin Hou ,  Lee-Chung Lu ,  Chu-Ping Wang ,  Li-Chun Tien

IPC分类号： G11C5/06

CPC分类号： G11C5/063 ,  H01L27/0207

摘要： A semiconductor structure includes a first conductive line for connecting to a power supply, and a second conductive line for connecting to a complementary power supply. At least one spare cell is decoupled from the first or second conductive line for being selectively connected to at lease one normal cell, the first conductive line and the second conductive line only when an engineering change order is placed.

摘要翻译： 半导体结构包括用于连接到电源的第一导线和用于连接到互补电源的第二导线。 至少一个备用单元与第一或第二导线分离，以便仅当放置工程改变顺序时才有选择地连接到至少一个正常单元，第一导线和第二导线。