公开(公告)号：US20080124858A1

公开(公告)日：2008-05-29

申请号：US11462773

申请日：2006-08-07

申请人： Bich-Yen Nguyen ,  Voon-Yew Thean

发明人： Bich-Yen Nguyen ,  Voon-Yew Thean

IPC分类号： H01L21/8238

CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823814

摘要： A semiconductor fabrication process includes forming an NMOS gate electrode overlying a biaxially strained NMOS active region and forming a PMOS gate electrode overlying a biaxially strained PMOS active region. Amorphous silicon is created in a PMOS source/drain region to reduce PMOS channel direction tensile stress. A PMOS source/drain implant is performed in the amorphous PMOS source/drain. Creating amorphous silicon in the PMOS source/drain may include implanting an electrically neutral species (e.g., Ge, Ga, or Xe). The wafer then may be annealed and a second PMOS amorphizing implant performed. PMOS halo, source/drain extension, and deep source/drain implants may then be performed. Following the first amorphizing implant, a sacrificial compressive stressor may be formed over the PMOS region, the wafer annealed to recrystallize the amorphous PMOS region, and the compressive stressor removed. NMOS source/drain implants may be performed without a preceding amorphizing implant or with a low energy amorphizing implant.

摘要翻译： 半导体制造工艺包括形成覆盖双轴应变NMOS有源区的NMOS栅电极，并形成覆盖双轴应变PMOS有源区的PMOS栅电极。 在PMOS源极/漏极区域中产生非晶硅以减少PMOS沟道方向的拉伸应力。 在非晶PMOS源极/漏极中执行PMOS源极/漏极注入。 在PMOS源极/漏极中产生非晶硅可以包括植入电中性物质（例如Ge，Ga或Xe）。 然后可以对晶片进行退火，并执行第二个PMOS非晶化注入。 然后可以执行PMOS光晕，源极/漏极延伸和深源/漏极注入。 在第一非晶化植入物之后，可以在PMOS区域上形成牺牲压应力器，晶片退火以使非晶态PMOS区域重结晶，并且去除压应力。 可以在没有前面的非晶化植入物或低能量非晶化植入物的情况下进行NMOS源极/漏极植入物。

公开(公告)号：US20080014688A1

公开(公告)日：2008-01-17

申请号：US11428953

申请日：2006-07-06

申请人： Voon-Yew Thean ,  Bich-Yen Nguyen ,  Da Zhang

发明人： Voon-Yew Thean ,  Bich-Yen Nguyen ,  Da Zhang

IPC分类号： H01L21/8234

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

摘要： A semiconductor fabrication process includes masking a first region, e.g., an NMOS region, of a semiconductor wafer, e.g., a biaxial, tensile strained silicon on insulator (SOI) wafer and creating recesses in source/drain regions of a second wafer region, e.g., a PMOS region. The wafer is then annealed in an ambient that promotes migration of silicon. The source/drain recesses are filled with source/drain structures, e.g., by epitaxial growth. The anneal ambient may include a hydrogen bearing species, e.g., H2 or GeH2, maintained at a temperature in the range of approximately 800 to 1000° C. The second region may be silicon and the source/drain structures may be silicon germanium. Creating the recesses may include creating shallow recesses with a first etch process, performing an amorphizing implant to create an amorphous layer, performing an inert ambient anneal to recrystallize the amorphous layer, and deepening the shallow recesses with a second etch process.

摘要翻译： 半导体制造工艺包括掩蔽半导体晶片的第一区域（例如，NMOS区域），例如双轴拉伸应变绝缘体上硅（SOI）晶片，并在第二晶片区域的源/漏区域中产生凹陷，例如 ，PMOS区域。 然后将晶片在促进硅迁移的环境中退火。 源极/漏极凹槽用源极/漏极结构填充，例如通过外延生长。 退火环境可以包括保持在约800至1000℃范围内的温度的含氢物质，例如H 2 H 2或GeH 2 H 2。第二区域 可以是硅，并且源极/漏极结构可以是硅锗。 创建凹槽可以包括用第一蚀刻工艺创建浅凹槽，执行非晶化注入以产生非晶层，执行惰性环境退火以使非晶层重结晶，以及用第二蚀刻工艺加深浅凹槽。

公开(公告)号：US20070262385A1

公开(公告)日：2007-11-15

申请号：US11383113

申请日：2006-05-12

申请人： Bich-Yen Nguyen ,  Voon-Yew Thean

发明人： Bich-Yen Nguyen ,  Voon-Yew Thean

IPC分类号： H01L27/12 ,  H01L21/8238 ,  H01L27/01 ,  H01L31/0392

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/0207 ,  H01L29/1033 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/6659 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/78654

摘要： An integrated circuit includes NMOS and PMOS transistors. The NMOS has a strained channel having first and second stress values along first and second axes respectively. The PMOS has a strained channel having third and fourth stress values along the first and second axes. The first value stress differs from the third value and the second value differs from the fourth value. The NMOS and PMOS have a common length (L) and effective width (W), but differ in length of diffusion (SA) and/or width of source/drain (WS). The NMOS WS may exceed the PMOS WS. The NMOS may include multiple dielectric structures in the active layer underlying the gate. The SA of the PMOS may be less than the SA of the NMOS. The integrated circuit may include a tensile stressor of silicon nitride over the NMOS and a compressive stressor of silicon nitride over the PMOS.

摘要翻译： 集成电路包括NMOS和PMOS晶体管。 NMOS具有分别具有沿着第一和第二轴的第一和第二应力值的应变通道。 PMOS具有沿第一和第二轴具有第三和第四应力值的应变通道。 第一值应力与第三值不同，第二值与第四值不同。 NMOS和PMOS具有公共长度（L）和有效宽度（W），但扩散长度（SA）和/或源极/漏极（WS）的宽度不同。 NMOS WS可能超过PMOS WS。 NMOS可以包括位于栅极下方的有源层中的多个电介质结构。 PMOS的SA可以小于NMOS的SA。 集成电路可以包括氮化硅在NMOS上的拉伸应力源和在PMOS上的氮化硅的压应力。

公开(公告)号：US07282415B2

公开(公告)日：2007-10-16

申请号：US11092291

申请日：2005-03-29

申请人： Da Zhang ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Yasuhito Shiho ,  Veer Dhandapani

发明人： Da Zhang ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Yasuhito Shiho ,  Veer Dhandapani

IPC分类号： H01L21/336

CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636

摘要： A semiconductor device with strain enhancement is formed by providing a semiconductor substrate and an overlying control electrode having a sidewall. An insulating layer is formed adjacent the sidewall of the control electrode. The semiconductor substrate and the control electrode are implanted to form first and second doped current electrode regions, a portion of each of the first and second doped current electrode regions being driven to underlie both the insulating layer and the control electrode in a channel region of the semiconductor device. The first and second doped current electrode regions are removed from the semiconductor substrate except for underneath the control electrode and the insulating layer to respectively form first and second trenches. An insitu doped material containing a different lattice constant relative to the semiconductor substrate is formed within the first and second trenches to function as first and second current electrodes of the semiconductor device.

摘要翻译： 通过提供半导体衬底和具有侧壁的上覆控制电极来形成具有应变增强的半导体器件。 在控制电极的侧壁附近形成绝缘层。 注入半导体衬底和控制电极以形成第一和第二掺杂电流电极区域，第一和第二掺杂电流电极区域中的每一个的一部分被驱动以在第一和第二掺杂电流电极区域的沟道区域中的绝缘层和控制电极之下 半导体器件。 第一和第二掺杂电流电极区域除了在控制电极和绝缘层之下除去分别形成第一和第二沟槽的半导体衬底外。 在第一和第二沟槽内形成有相对于半导体衬底具有不同晶格常数的原位掺杂材料，用作半导体器件的第一和第二电流电极。

公开(公告)号：US07241647B2

公开(公告)日：2007-07-10

申请号：US10919952

申请日：2004-08-17

申请人： Mariam G. Sadaka ,  Shawn G. Thomas ,  Ted R. White ,  Chun-Li Liu ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean

发明人： Mariam G. Sadaka ,  Shawn G. Thomas ,  Ted R. White ,  Chun-Li Liu ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean

IPC分类号： H01L21/00

CPC分类号： H01L29/78687 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66742

摘要： A process for forming a semiconductor device. The process includes forming a template layer for forming a layer of strained silicon. In one example a layer of graded silicon germanium is formed where the germanium is at a higher concentration at the lower portion and at a lower concentration at a top portion. When subject to a condensation process, the germanium of the top portion of the layer diffuses to a remaining portion of the silicon germanium layer. Because the silicon germanium layer has a higher concentration of germanium at lower portions, germanium pile up after condensation may be reduced at the upper portion of the remaining portion of the silicon germanium layer.

摘要翻译： 一种形成半导体器件的方法。 该方法包括形成用于形成应变硅层的模板层。 在一个示例中，形成梯度硅锗层，其中锗在下部处具有较高的浓度，在顶部处的浓度较低。 当进行冷凝处理时，层的顶部的锗扩散到硅锗层的剩余部分。 由于硅锗层在下部具有较高的锗浓度，所以在硅锗层的剩余部分的上部可以减少在冷凝后堆积的锗。

公开(公告)号：US07208357B2

公开(公告)日：2007-04-24

申请号：US10919922

申请日：2004-08-17

申请人： Mariam G. Sadaka ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

发明人： Mariam G. Sadaka ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

IPC分类号： H01L21/00 ,  H01L21/20 ,  H01L21/425

CPC分类号： H01L29/161 ,  H01L21/26506 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/1054 ,  Y10S438/933

摘要： A process for forming a strained semiconductor layer. The process includes implanting ions into a semiconductor layer prior to performing a condensation process on the layer. The ions assist in diffusion of atoms (e.g. germanium) in the semiconductor layer and to increase the relaxation of the semiconductor layer. After the condensation process, the layer can be used as a template layer for forming a strained semiconductor layer.

摘要翻译： 一种形成应变半导体层的工艺。 该方法包括在层之前进行冷凝过程之前将离子注入到半导体层中。 离子有助于半导体层中的原子（例如锗）的扩散并增加半导体层的松弛。 在冷凝过程之后，该层可用作形成应变半导体层的模板层。

公开(公告)号：US20070257322A1

公开(公告)日：2007-11-08

申请号：US11382149

申请日：2006-05-08

申请人： Zhonghai Shi ,  Voon-Yew Thean ,  Ted White

发明人： Zhonghai Shi ,  Voon-Yew Thean ,  Ted White

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/00 ,  H01L21/8238

CPC分类号： H01L27/0688 ,  H01L21/823807 ,  H01L27/1203 ,  H01L29/42392 ,  H01L29/66787 ,  H01L29/78696

摘要： A topography (40) is provided which includes a device having a transistor formed from a stack of semiconductor layers (42/46). The different semiconductor layers are spaced apart by a gate (60) and by support structures (48) comprising a material having different etch characteristics than the materials of the spaced apart semiconductor layers. The device includes a first transistor channel (76) within the upper semiconductor layer and, in some cases, further includes a second transistor channel within the lower semiconductor layer. The resulting hybrid transistor structure may be fabricated as one of a pair of CMOS transistors, the other of which may include the same configuration or a different configuration. A method for fabricating the hybrid transistor structure includes forming a gate structure surrounding a suspended portion (52) of an upper patterned semiconductor layer (53) and extending down to a surface of a lower semiconductor layer (42).

摘要翻译： 提供了一种形状（40），其包括具有由半导体层堆叠（42/46）形成的晶体管的器件。 不同的半导体层由栅极（60）和支撑结构（48）间隔开，支撑结构（48）包括具有与间隔开的半导体层的材料不同的蚀刻特性的材料。 该器件包括在上半导体层内的第一晶体管沟道（76），并且在一些情况下还包括下半导体层内的第二晶体管沟道。 所得到的混合晶体管结构可以制造为一对CMOS晶体管之一，另一个可以包括相同的配置或不同的配置。 一种用于制造混合晶体管结构的方法包括：形成围绕上图案化半导体层（53）的悬垂部分（52）并向下延伸到下半导体层（42）的表面的栅极结构。

公开(公告)号：US20110169096A1

公开(公告)日：2011-07-14

申请号：US12687374

申请日：2010-01-14

申请人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

发明人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： An integrated circuit structure includes a substrate and at least one pair of complementary transistors on or in the substrate. The pair of complementary transistors comprises a first transistor and a second transistor. The structure also includes a first stress-producing layer on the first transistor and the second transistor, and a second stress-producing layer on the first stress-producing layer over the first transistor and the second transistor. The first stress-producing layer applies tensile strain force on the first transistor and the second transistor. The second stress-producing layer applies compressive strain force on the first stress-producing layer, the first transistor, and the second transistor.

摘要翻译： 集成电路结构包括衬底和衬底上或衬底中的至少一对互补晶体管。 该对互补晶体管包括第一晶体管和第二晶体管。 该结构还包括第一晶体管和第二晶体管上的第一应力产生层，以及在第一晶体管和第二晶体管上的第一应力产生层上的第二应力产生层。 第一应力产生层在第一晶体管和第二晶体管上施加拉伸应变力。 第二应力产生层对第一应力产生层，第一晶体管和第二晶体管施加压缩应变力。

公开(公告)号：US07737018B2

公开(公告)日：2010-06-15

申请号：US11671748

申请日：2007-02-06

申请人： Leo Mathew ,  Voon-Yew Thean ,  Vishal P. Trivedi

发明人： Leo Mathew ,  Voon-Yew Thean ,  Vishal P. Trivedi

IPC分类号： H01L21/3205

CPC分类号： H01L21/28123 ,  H01L21/2652 ,  H01L21/32139 ,  H01L29/4966

摘要： A process of forming an electronic device can include forming a gate electrode layer and forming a patterned masking layer. In a first aspect, a process operation is performed before removing substantially all of a lower portion of the gate electrode layer. In a second aspect, a gate dielectric layer is formed prior to forming the gate electrode layer, and a portion of the gate dielectric layer is exposed after removing the patterned masking layer and prior to forming another masking layer. A portion of the gate electrode layer remains covered during a process where some or all of the portion would be otherwise removed or consumed. By forming the electronic device using such a process, damage to the gate electrode structure while performing subsequent processing can be significantly reduced.

摘要翻译： 形成电子器件的工艺可以包括形成栅极电极层并形成图案化掩模层。 在第一方面，在去除栅极电极层的基本上所有下部之前进行处理操作。 在第二方面，在形成栅极电极层之前形成栅极电介质层，并且在去除图案化掩模层之后并且在形成另一个掩模层之前，一部分栅极电介质层被曝光。 在其中将部分或全部部分将被去除或消耗的过程中，栅电极层的一部分保持覆盖。 通过使用这种处理形成电子器件，可以显着地减少执行后续处理时对栅电极结构的损坏。

公开(公告)号：US20090286387A1

公开(公告)日：2009-11-19

申请号：US12122178

申请日：2008-05-16

申请人： David C. Gilmer ,  Srikanth B. Samavedam ,  James K. Schaeffer ,  Voon-Yew Thean

发明人： David C. Gilmer ,  Srikanth B. Samavedam ,  James K. Schaeffer ,  Voon-Yew Thean

IPC分类号： H01L21/28 ,  H01L21/4763 ,  H01L21/3205

CPC分类号： H01L21/823842 ,  H01L21/28088 ,  H01L29/4975

摘要： A semiconductor process and apparatus fabricate a metal gate electrode by forming a first conductive layer (14) over a gate dielectric layer (12) and then selectively introducing nitrogen into the portions of the first conductive layer (14) in the PMOS device region (1), either by annealing (42) a nitrogen-containing diffusion layer (22) formed in the PMOS device region (1) or by performing an ammonia anneal process (82) while the NMOS device region (2) is masked. By introducing nitrogen into the first conductive layer (14), the work function is modulated toward PMOS band edge.

摘要翻译： 一种半导体工艺和装置，通过在栅介质层（12）上形成第一导电层（14）制造金属栅电极，然后选择性地将氮引入PMOS器件区域（1）中的第一导电层（14）的部分 ），通过在形成于PMOS器件区域（1）中的含氮扩散层（22）退火（42），或者在NMOS器件区域（2）被掩蔽的同时执行氨退火工艺（82）。 通过将氮引入到第一导电层（14）中，功函数被调制到PMOS带边缘。