公开(公告)号：US08426310B2

公开(公告)日：2013-04-23

申请号：US12787296

申请日：2010-05-25

申请人： Olubunmi O. Adetutu ,  Ted R. White ,  Mark D. Hall

发明人： Olubunmi O. Adetutu ,  Ted R. White ,  Mark D. Hall

IPC分类号： H01L21/44

CPC分类号： H01L21/76895 ,  H01L21/76807 ,  H01L21/76808

摘要： A method for forming a shared contact in a semiconductor device having a gate electrode corresponding to a first transistor and a source/drain region corresponding to a second transistor is provided. The method includes forming a first opening in a dielectric layer overlying the gate electrode and the source/drain region, wherein the first opening extends substantially to the gate electrode corresponding to the first transistor. The method further includes after forming the first opening, forming a second opening, contiguous with the first opening, in the overlying dielectric layer, wherein the second opening extends substantially to the source/drain region corresponding to the second transistor. The method further includes forming the shared contact between the gate electrode corresponding to the first transistor and the source/drain region corresponding to the second transistor by filling the first opening and the second opening with a conductive material.

摘要翻译： 提供一种用于在具有对应于第一晶体管的栅电极和对应于第二晶体管的源/漏区的半导体器件中形成共用触点的方法。 该方法包括在覆盖栅电极和源极/漏极区的电介质层中形成第一开口，其中第一开口基本上延伸到对应于第一晶体管的栅电极。 该方法还包括在形成第一开口之后，在覆盖介质层中形成与第一开口邻接的第二开口，其中第二开口基本上延伸到对应于第二晶体管的源极/漏极区域。 该方法还包括通过用导电材料填充第一开口和第二开口来形成对应于第一晶体管的栅电极与对应于第二晶体管的源极/漏极区之间的共用接触。

公开(公告)号：US20120241839A1

公开(公告)日：2012-09-27

申请号：US13448531

申请日：2012-04-17

申请人： TED R. WHITE ,  Gowrishankar L. Chindalore ,  Brian A. Winstead

发明人： TED R. WHITE ,  Gowrishankar L. Chindalore ,  Brian A. Winstead

IPC分类号： H01L27/088

CPC分类号： H01L29/42332 ,  H01L21/28273 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/7881

摘要： Embodiments include a split-gate non-volatile memory cell that is formed having a control gate and a select gate, where at least a portion of the control gate is formed over the select gate. A charge storage layer is formed between the select gate and the control gate. The select gate is formed using a first conductive layer and a second conductive layer. The second conductive layer is formed over the first conductive layer and has a lower resistivity than the first conductive layer. In one embodiment, the first conductive layer is polysilicon and the second conductive layer is titanium nitride (TiN). In another embodiment, the second conductive layer may be a silicide or other conductive material, or combination of conductive materials having a lower resistivity than the first conductive layer.

摘要翻译： 实施例包括形成为具有控制栅极和选择栅极的分离栅极非易失性存储器单元，其中控制栅极的至少一部分形成在选择栅极上。 在选择栅极和控制栅极之间形成电荷存储层。 选择栅极使用第一导电层和第二导电层形成。 第二导电层形成在第一导电层之上，并且具有比第一导电层更低的电阻率。 在一个实施例中，第一导电层是多晶硅，第二导电层是氮化钛（TiN）。 在另一个实施例中，第二导电层可以是硅化物或其它导电材料，或者具有比第一导电层低的电阻率的导电材料的组合。

公开(公告)号：US08163615B1

公开(公告)日：2012-04-24

申请号：US13052529

申请日：2011-03-21

申请人： Ted R. White ,  Gowrishankar L. Chindalore ,  Brian A. Winstead

发明人： Ted R. White ,  Gowrishankar L. Chindalore ,  Brian A. Winstead

IPC分类号： H01L21/336

CPC分类号： H01L29/42332 ,  H01L21/28273 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/7881

摘要： A method for forming a split-gate non-volatile memory (NVM) cell includes forming a first gate layer over a semiconductor substrate; forming a conductive layer over the first gate layer; patterning the first gate layer and the conductive layer to form a first sidewall, wherein the first sidewall comprises a sidewall of the first gate layer and a sidewall of the conductive layer; forming a first dielectric layer over the conductive layer and the semiconductor substrate, wherein the first dielectric layer overlaps the first sidewall; forming a second gate layer over the first dielectric layer, wherein the second gate layer is formed over the conductive layer and the first gate layer and overlaps the first sidewall; and patterning the first gate layer and the second gate layer to form a first gate and a second gate, respectively, of the split-gate NVM cell, wherein the second gate overlaps the first gate and a portion of the conductive layer remains between the first gate and the second gate.

摘要翻译： 一种分离栅极非易失性存储器（NVM）单元的形成方法包括在半导体衬底上形成第一栅极层; 在所述第一栅极层上形成导电层; 图案化第一栅极层和导电层以形成第一侧壁，其中第一侧壁包括第一栅极层的侧壁和导电层的侧壁; 在所述导电层和所述半导体衬底之上形成第一电介质层，其中所述第一电介质层与所述第一侧壁重叠; 在所述第一介电层上形成第二栅极层，其中所述第二栅极层形成在所述导电层和所述第一栅极层上并与所述第一侧壁重叠; 以及图案化所述第一栅极层和所述第二栅极层，以分别形成所述分裂栅极NVM单元的第一栅极和第二栅极，其中所述第二栅极与所述第一栅极重叠，并且所述导电层的一部分保留在所述第一栅极 门和第二门。

公开(公告)号：US07799644B2

公开(公告)日：2010-09-21

申请号：US11460782

申请日：2006-07-28

申请人： Ted R. White ,  James D. Burnett ,  Brian A. Winstead

发明人： Ted R. White ,  James D. Burnett ,  Brian A. Winstead

IPC分类号： H01L21/8234 ,  H01L21/44

CPC分类号： H01L21/823835 ,  H01L21/823814 ,  H01L27/0922

摘要： A transistor having a source with higher resistance than its drain is optimal as a pull-up device in a storage circuit. The transistor has a source region having a source implant having a source resistance. The source region is not salicided. A control electrode region is adjacent the source region for controlling electrical conduction of the transistor. A drain region is adjacent the control electrode region and opposite the source region. The drain region has a drain implant that is salicided and has a drain resistance. The source resistance is more than the drain resistance because the source region having a physical property that differs from the drain region.

摘要翻译： 具有比漏极更高电阻的源极的晶体管作为存储电路中的上拉器件是最佳的。 晶体管具有源极区域，源极源极具有源极电阻。 来源地区没有水淹。 控制电极区域与源极区域相邻，用于控制晶体管的导电。 漏极区域与控制电极区域相邻并与源极区域相对。 漏极区域具有被浸没并具有漏极电阻的漏极注入。 源极电阻大于漏极电阻，因为源极区域具有不同于漏极区域的物理性质。

公开(公告)号：US07544548B2

公开(公告)日：2009-06-09

申请号：US11443628

申请日：2006-05-31

申请人： Mariam G. Sadaka ,  Ted R. White ,  Bich-Yen Nguyen

发明人： Mariam G. Sadaka ,  Ted R. White ,  Bich-Yen Nguyen

IPC分类号： H01L21/8238

CPC分类号： H01L21/823878 ,  H01L21/823807 ,  H01L21/84

摘要： A semiconductor process and apparatus provide a shallow trench isolation region (96) with a trench liner (95, 104) for use in a hybrid substrate device (21) by lining a first trench with a first trench liner (95), and then lining a second trench formed within the first trench by depositing a second trench liner (104) that is anisotropically etched to expose an underlying substrate (70) on which is epitaxially grown a silicon layer (110) to fill the second trench. By forming first gate electrodes (251) over a first SOI substrate (90) using deposited (100) silicon and forming second gate electrodes (261) over an epitaxially grown (110) silicon substrate (110), a high performance CMOS device is obtained which includes high-k metal PMOS gate electrodes (261) having improved hole mobility.

摘要翻译： 半导体工艺和装置提供具有沟槽衬垫（95,104）的浅沟槽隔离区（96），用于混合衬底器件（21），用于通过用第一沟槽衬垫（95）衬里第一沟槽，然后衬里 通过沉积第二沟槽衬垫（104）形成第一沟槽内的第二沟槽，所述第二沟槽衬垫（104）被各向异性蚀刻以暴露其上外延生长硅衬底（110）以填充第二沟槽的下面的衬底（70）。 通过使用沉积的（100）硅并在外延生长（110）硅衬底（110）上形成第二栅电极（261）在第一SOI衬底（90）上形成第一栅电极（251），获得高性能CMOS器件 其包括具有改善的空穴迁移率的高k金属PMOS栅电极（261）。

公开(公告)号：US20080026529A1

公开(公告)日：2008-01-31

申请号：US11460782

申请日：2006-07-28

申请人： Ted R. White ,  James D. Burnett ,  Brian A. Winstead

发明人： Ted R. White ,  James D. Burnett ,  Brian A. Winstead

IPC分类号： H01L21/8234

CPC分类号： H01L21/823835 ,  H01L21/823814 ,  H01L27/0922

摘要： A transistor having a source with higher resistance than its drain is optimal as a pull-up device in a storage circuit. The transistor has a source region having a source implant having a source resistance. The source region is not salicided. A control electrode region is adjacent the source region for controlling electrical conduction of the transistor. A drain region is adjacent the control electrode region and opposite the source region. The drain region has a drain implant that is salicided and has a drain resistance. The source resistance is more than the drain resistance because the source region having a physical property that differs from the drain region.

摘要翻译： 具有比漏极更高电阻的源极的晶体管作为存储电路中的上拉器件是最佳的。 晶体管具有源极区域，源极源极具有源极电阻。 来源地区没有水淹。 控制电极区域与源极区域相邻，用于控制晶体管的导电。 漏极区域与控制电极区域相邻并与源极区域相对。 漏极区域具有被浸没并具有漏极电阻的漏极注入。 源极电阻大于漏极电阻，因为源极区域具有不同于漏极区域的物理性质。

公开(公告)号：US07265004B2

公开(公告)日：2007-09-04

申请号：US11273092

申请日：2005-11-14

申请人： Voon-Yew Thean ,  Brian J. Goolsby ,  Linda B. McCormick ,  Bich-Yen Nguyen ,  Colita M. Parker ,  Mariam G. Sadaka ,  Victor H. Vartanian ,  Ted R. White ,  Melissa O. Zavala

发明人： Voon-Yew Thean ,  Brian J. Goolsby ,  Linda B. McCormick ,  Bich-Yen Nguyen ,  Colita M. Parker ,  Mariam G. Sadaka ,  Victor H. Vartanian ,  Ted R. White ,  Melissa O. Zavala

IPC分类号： H01L21/84

CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823878 ,  H01L27/1203

摘要： An electronic device can include a first semiconductor portion and a second semiconductor portion, wherein the compositions of the first and second semiconductor portions are different from each other. In one embodiment, the first and second semiconductor portions can have different stresses compared to each other. In one embodiment, the electronic device may be formed by forming an oxidation mask over the first semiconductor portion. A second semiconductor layer can be formed over the second semiconductor portion of the first semiconductor layer and have a different composition compared to the first semiconductor layer. An oxidation can be performed, and a concentration of a semiconductor element (e.g., germanium) within the second portion of the first semiconductor layer can be increased. In another embodiment, a selective condensation may be performed, and a field isolation region can be formed between the first and second portions of the first semiconductor layer.

摘要翻译： 电子设备可以包括第一半导体部分和第二半导体部分，其中第一半导体部分和第二半导体部分的组成彼此不同。 在一个实施例中，第一和第二半导体部分可以具有彼此不同的应力。 在一个实施例中，可以通过在第一半导体部分上形成氧化掩模来形成电子器件。 可以在第一半导体层的第二半导体部分上形成第二半导体层，并且与第一半导体层相比具有不同的组成。 可以进行氧化，并且可以增加第一半导体层的第二部分内的半导体元素（例如锗）的浓度。 在另一个实施例中，可以执行选择性冷凝，并且可以在第一半导体层的第一和第二部分之间形成场隔离区。

公开(公告)号：US07226833B2

公开(公告)日：2007-06-05

申请号：US10977423

申请日：2004-10-29

申请人： Ted R. White ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Marius K. Orlowski ,  Mariam G. Sadaka ,  Voon-Yew Thean

发明人： Ted R. White ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Marius K. Orlowski ,  Mariam G. Sadaka ,  Voon-Yew Thean

IPC分类号： H01L21/8234

CPC分类号： H01L29/78696 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/045 ,  H01L29/66772

摘要： Two different transistors types are made on different crystal orientations in which both are formed on SOI. A substrate has an underlying semiconductor layer of one of the crystal orientations and an overlying layer of the other crystal orientation. The underlying layer has a portion exposed on which is epitaxially grown an oxygen-doped semiconductor layer that maintains the crystalline structure of the underlying semiconductor layer. A semiconductor layer is then epitaxially grown on the oxygen-doped semiconductor layer. An oxidation step at elevated temperatures causes the oxide-doped region to separate into oxide and semiconductor regions. The oxide region is then used as an insulation layer in an SOI structure and the overlying semiconductor layer that is left is of the same crystal orientation as the underlying semiconductor layer. Transistors of the different types are formed on the different resulting crystal orientations.

摘要翻译： 在不同的晶体取向上制作了两种不同的晶体管类型，其中两者都形成在SOI上。 衬底具有晶体取向之一的底层半导体层和另一晶体取向的上覆层。 底层具有暴露在其上的部分外延生长保持下面的半导体层的晶体结构的氧掺杂半导体层。 然后在氧掺杂半导体层上外延生长半导体层。 在高温下的氧化步骤使得氧化物掺杂区域分离成氧化物和半导体区域。 然后将氧化物区域用作SOI结构中的绝缘层，并且剩下的上覆半导体层具有与下面的半导体层相同的晶体取向。 不同类型的晶体管形成在不同的结晶取向上。

公开(公告)号：US07226820B2

公开(公告)日：2007-06-05

申请号：US11101354

申请日：2005-04-07

申请人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

发明人： Da Zhang ,  Jing Liu ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Ted R. White

IPC分类号： H01L21/00

CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636

摘要： A semiconductor fabrication process includes forming a gate electrode (120) overlying a gate dielectric (110) overlying a semiconductor substrate (102). First spacers (124) are formed on sidewalls of the gate electrode (120). First s/d trenches (130) are formed in the substrate (102) using the gate electrode (120) and first spacers (124) as a mask. The first s/d trenches (130) are filled with a first s/d structure (132). Second spacers (140) are formed on the gate electrode (120) sidewalls adjacent the first spacers (124). Second s/d trenches (150) are formed in the substrate (102) using the gate electrode (120) and the second spacers (140) as a mask. The second s/d trenches (150) are filled with a second s/d structure (152). Filling the first and second s/d trenches (130, 150) preferably includes growing the s/d structures using an epitaxial process. The s/d structures (132, 152) may be stress inducing structures such as silicon germanium for PMOS transistors and silicon carbon for NMOS transistors.

摘要翻译： 半导体制造工艺包括形成覆盖在半导体衬底（102）上的栅电介质（110）上的栅电极（120）。 第一间隔物（124）形成在栅电极（120）的侧壁上。 使用栅电极（120）和第一间隔物（124）作为掩模，在基板（102）中形成第一s / d沟槽（130）。 第一s / d沟槽（130）填充有第一s / d结构（132）。 第二间隔物（140）形成在邻近第一间隔物（124）的栅电极（120）侧壁上。 使用栅电极（120）和第二间隔物（140）作为掩模，在衬底（102）中形成第二s / d沟槽（150）。 第二s / d沟槽（150）填充有第二s / d结构（152）。 填充第一和第二s / d沟槽（130,150）优选地包括使用外延工艺来生长s / d结构。 s / d结构（132,152）可以是应力诱导结构，例如用于PMOS晶体管的硅锗和用于NMOS晶体管的硅碳。

公开(公告)号：US07056778B2

公开(公告)日：2006-06-06

申请号：US10919784

申请日：2004-08-17

申请人： Chun-Li Liu ,  Mariam G. Sadaka ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Shawn G. Thomas ,  Ted R. White ,  Qianghua Xie

发明人： Chun-Li Liu ,  Mariam G. Sadaka ,  Alexander L. Barr ,  Bich-Yen Nguyen ,  Voon-Yew Thean ,  Shawn G. Thomas ,  Ted R. White ,  Qianghua Xie

IPC分类号： H01L21/338

CPC分类号： H01L29/161 ,  H01L21/26506 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/1054 ,  Y10S438/933

摘要： A process for forming strained semiconductor layers. The process include flowing a chlorine bearing gas (e.g. hydrogen chloride, chlorine, carbon tetrachloride, and trichloroethane) over the wafer while heating the wafer. In one example, the chorine bearing gas is flowed during a condensation process on a semiconductor layer that is used as a template layer for forming a strain semiconductor layer (e.g. strain silicon). In other examples, the chlorine bearing gas is flowed during a post bake of the wafer after the condensation operation.

摘要翻译： 一种形成应变半导体层的工艺。 该方法包括在加热晶片的同时使含氯气体（例如氯化氢，氯气，四氯化碳和三氯乙烷）流过晶片。 在一个实例中，在用作形成应变半导体层（例如应变硅）的模板层的半导体层上的冷凝过程中，含有轴承气体流动。 在其他实例中，在冷凝操作之后，在晶片的后烘烤期间，含氯气体流动。