公开(公告)号：US20110049671A1

公开(公告)日：2011-03-03

申请号：US12729224

申请日：2010-03-22

申请人： Ming-Tzong Yang ,  Yu-Hua Huang

发明人： Ming-Tzong Yang ,  Yu-Hua Huang

IPC分类号： H01L23/488 ,  H01L23/498

CPC分类号： H01L24/05 ,  H01L23/3171 ,  H01L23/5227 ,  H01L24/45 ,  H01L24/48 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05624 ,  H01L2224/45147 ,  H01L2224/48463 ,  H01L2224/48824 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01327 ,  H01L2924/05042 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/00014 ,  H01L2924/00

摘要： An integrated circuit chip includes a substrate; a topmost metal layer over the substrate; a lower metal layer on or over the substrate and lower than the topmost metal layer; and at least one bonding pad in the lower metal layer.

摘要翻译： 集成电路芯片包括基板; 衬底上的最上层的金属层; 在基底上或上方的下金属层，低于最上层的金属层; 以及下金属层中的至少一个接合焊盘。

公开(公告)号：US07169668B2

公开(公告)日：2007-01-30

申请号：US10905535

申请日：2005-01-09

申请人： Ming-Tzong Yang ,  Tzu-Ping Chen

发明人： Ming-Tzong Yang ,  Tzu-Ping Chen

IPC分类号： H01L21/336

CPC分类号： H01L27/11568 ,  H01L21/28282 ,  H01L27/115

摘要： A method of manufacturing a split-gate flash memory device is disclosed. On a semiconductor substrate having a plurality of parallel conductive lines, a plurality of doped regions are formed by an ion implantation using the conductive lines as mask. Then, the conductive lines are trimmed for thinning the cover area. Afterward, a composite dielectric layer is formed on the substrate and covers the conductive lines. Finally, a plurality of word lines are formed on the composite dielectric layer.

摘要翻译： 公开了制造分闸式闪存装置的方法。 在具有多条平行导线的半导体衬底上，通过使用导线作为掩模的离子注入形成多个掺杂区域。 然后，修剪导线以使覆盖区域变薄。 之后，在基板上形成复合电介质层并覆盖导电线。 最后，在复合介电层上形成多个字线。

公开(公告)号：US20060154424A1

公开(公告)日：2006-07-13

申请号：US10905535

申请日：2005-01-09

申请人： Ming-Tzong Yang ,  TZU-PING CHEN

发明人： Ming-Tzong Yang ,  TZU-PING CHEN

IPC分类号： H01L21/336

CPC分类号： H01L27/11568 ,  H01L21/28282 ,  H01L27/115

摘要： A method of manufacturing a split-gate flash memory device is disclosed. On a semiconductor substrate having a plurality of parallel conductive lines, a plurality of doped regions are formed by an ion implantation using the conductive lines as mask. Then, the conductive lines are trimmed for thinning the cover area. Afterward, a composite dielectric layer is formed on the substrate and covers the conductive lines. Finally, a plurality of word lines are formed on the composite dielectric layer.

摘要翻译： 公开了制造分闸式闪存装置的方法。 在具有多条平行导线的半导体衬底上，通过使用导线作为掩模的离子注入形成多个掺杂区域。 然后，修剪导线以使覆盖区域变薄。 之后，在基板上形成复合电介质层并覆盖导电线。 最后，在复合介电层上形成多个字线。

公开(公告)号：US5902752A

公开(公告)日：1999-05-11

申请号：US648618

申请日：1996-05-16

申请人： Shin-Wei Sun ,  Water Lur ,  Ming-Tzong Yang ,  Hong-Tsz Pan

发明人： Shin-Wei Sun ,  Water Lur ,  Ming-Tzong Yang ,  Hong-Tsz Pan

IPC分类号： H01L21/3105 ,  H01L21/762 ,  H01L23/528 ,  H01L27/02 ,  H01L21/283

CPC分类号： H01L27/0207 ,  H01L21/31053 ,  H01L21/76229 ,  H01L23/528 ,  H01L2924/0002

摘要： A method of designing an active layer mask with a dummy pattern by computer aided design (CAD) in shallow trench isolation using chemical mechanical polishing (CMP) to achieve global planarization. In this method, an original mask is provided with an active region including a diffusion area pattern, a polysilicon area pattern and a well area pattern. The diffusion area pattern and the polysilicon area pattern are expanded by an area of dimension a and the well area pattern is extended inward and outward to an area of dimension b. The expanded diffusion, polysilicon and well areas form a first pattern area. The first pattern area is subtracted from the whole region to obtain a second pattern area. A third pattern area is obtained by performing an AND operation on a dummy array pattern and the second pattern area. Expanding the third pattern area to an area of dimension c, a fourth pattern area is obtained. Finally an active layer mask with a dummy pattern is obtained by performing an OR operation on the fourth pattern area and the diffusion area pattern.

摘要翻译： 通过计算机辅助设计（CAD）在使用化学机械抛光（CMP）的浅沟槽隔离中设计具有虚拟图案的有源层掩模的方法来实现全局平面化。 在该方法中，原始掩模设置有包括扩散区域图案，多晶硅区域图案和阱区域图案的有源区域。 扩散区域图案和多晶硅区域图案通过尺寸a的面积扩大，并且阱区域图案向内和向外延伸到尺寸为b的区域。 扩展的扩散，多晶硅和阱区形成第一模式区域。 从整个区域中减去第一图案区域以获得第二图案区域。 通过对虚拟阵列图案和第二图案区域执行AND运算来获得第三图案区域。 将第三图案区域扩展到尺寸c的区域，获得第四图案区域。 最后，通过对第四图案区域和扩散区域图案执行OR运算来获得具有虚拟图案的有源层掩模。

公开(公告)号：US5698458A

公开(公告)日：1997-12-16

申请号：US680101

申请日：1996-07-15

申请人： Chen-Chiu Hsue ,  Sun-Chieh Chien ,  Chung-Yuan Lee ,  Ming-Tzong Yang

发明人： Chen-Chiu Hsue ,  Sun-Chieh Chien ,  Chung-Yuan Lee ,  Ming-Tzong Yang

IPC分类号： H01L21/8238 ,  H01L21/265

CPC分类号： H01L21/823892

摘要： A method of manufacture of a semiconductor device comprises forming a silicon dioxide film upon the surface of said device, forming patterns of silicon nitride upon the surface of said silicon dioxide film, ion implanting ions into said substrate adjacent to at least some of said silicon nitride patterns for well regions of a first polarity, forming a mask over said device, and deeply ion implanting with ions of opposite polarity into well regions of opposite polarity.

摘要翻译： 一种制造半导体器件的方法包括在所述器件的表面上形成二氧化硅膜，在所述二氧化硅膜的表面上形成氮化硅图案，将离子注入所述衬底中，与所述氮化硅中的至少一些相邻 第一极性的阱区的图案，在所述器件上形成掩模，并且将具有相反极性的离子深入离子注入到相反极性的阱区中。

公开(公告)号：US5578857A

公开(公告)日：1996-11-26

申请号：US349432

申请日：1994-12-05

申请人： Gary Hong ,  Ming-Tzong Yang ,  Chen-Chiu Hsue

发明人： Gary Hong ,  Ming-Tzong Yang ,  Chen-Chiu Hsue

IPC分类号： H01L21/8246 ,  H01L29/76

CPC分类号： H01L27/1126

摘要： In accordance with the invention, a double poly process is used to double the memory density of a buried bit line ROM on the same silicon area. In particular the word-line pitch is decreased to increase the cell density in a direction perpendicular to the word lines. The invention uses a self-aligned method for ROM code implantation and a polyplanarization by chemical-mechanical polishing (CMP) to achieve a self aligned double poly word line structure.

摘要翻译： 根据本发明，双重多晶法用于将相同硅区上的掩埋位线ROM的存储密度加倍。 特别地，减小字线间距以在垂直于字线的方向上增加单元密度。 本发明采用自对准方法进行ROM码植入和通过化学机械抛光（CMP）进行多平面化，以实现自对准双多重字线结构。

公开(公告)号：US5572056A

公开(公告)日：1996-11-05

申请号：US368146

申请日：1994-12-29

申请人： Chen-Chiu Hsue ,  Ming-Tzong Yang ,  Te-Sun Wu

发明人： Chen-Chiu Hsue ,  Ming-Tzong Yang ,  Te-Sun Wu

IPC分类号： H01L21/8246 ,  H01L29/76

CPC分类号： H01L27/112

摘要： A ROM is formed by depositing a first layer composed of a material selected from polysilicon and polycide on the substrate, patterning the first layer by masking and etching, depositing a dielectric layer over the first layer and patterning the dielectric layer and the first layer into the pattern of first conductor lines, forming a contact window through the dielectric layer down to the substrate, depositing a second layer composed of a material selected from polysilicon and polycide on the device and forming second conductor lines directed orthogonally to the first conductor lines formed from the first layer, and ion implanting into the substrate through the second layer to form a contact region electrically connected to the second conductor lines of the second layer.

摘要翻译： 通过在衬底上沉积由选自多晶硅和多晶硅化物的材料构成的第一层来形成ROM，通过掩模和蚀刻对第一层进行图案化，在第一层上沉积介电层，并将介电层和第一层图案化成 形成第一导体线的图案，通过介电层形成接触窗口，直到衬底，在器件上沉积由选自多晶硅和多晶硅化物的材料组成的第二层，并形成与由第一导线形成的第一导体线正交的第二导体线 第一层，以及通过第二层离子注入到衬底中，以形成电连接到第二层的第二导体线的接触区域。

公开(公告)号：US5488004A

公开(公告)日：1996-01-30

申请号：US311261

申请日：1994-09-23

申请人： Ming-Tzong Yang

发明人： Ming-Tzong Yang

IPC分类号： H01L21/265 ,  H01L21/336 ,  H01L21/762 ,  H01L21/76

CPC分类号： H01L29/66772 ,  H01L21/26586 ,  H01L21/76264 ,  H01L21/76267 ,  H01L21/76289

摘要： A new method of forming a silicon-on-insulator device using large tilt-angle implant is described. A first silicon oxide layer is formed on the surface of a semiconductor substrate. A first layer of tungsten is deposited over the silicon oxide layer and patterned. The semiconductor substrate is etched where it is not covered by the patterned tungsten layer to provide a silicon pillar underlying the patterned tungsten layer. A second silicon oxide layer is formed on all exposed surfaces of the silicon pillar and the silicon semiconductor substrate. A second tungsten layer is deposited over all surfaces of the substrate and anisotropically etched to form spacers on the sidewalls of the silicon pillar. An oxygen ion implantation is performed at a tilt angle to form implanted regions within the semiconductor substrate wherein the implanted regions extend and intersect under the silicon pillar. The tungsten layers are removed and the substrate is annealed wherein the implanted regions are transformed into silicon dioxide regions. The silicon oxide layers are removed to complete formation of the silicon-on-insulator device in the manufacture of an integrated circuit.

摘要翻译： 描述了使用大倾斜角植入物形成绝缘体上硅器件的新方法。 在半导体衬底的表面上形成第一氧化硅层。 第一层钨沉积在氧化硅层上并被图案化。 蚀刻半导体衬底，其中未被图案化的钨层覆盖，以在图案化的钨层下面提供硅柱。 在硅柱和硅半导体衬底的所有暴露表面上形成第二氧化硅层。 将第二钨层沉积在衬底的所有表面上并进行各向异性蚀刻以在硅柱的侧壁上形成间隔物。 以倾斜角度进行氧离子注入，以在半导体衬底内形成注入区域，其中注入区域在硅柱下方延伸并相交。 去除钨层，并且将衬底退火，其中注入的区域转变成二氧化硅区域。 去除硅氧化物层以在集成电路的制造中完成绝缘体上硅器件的形成。

公开(公告)号：US5459086A

公开(公告)日：1995-10-17

申请号：US334953

申请日：1994-11-07

申请人： Ming-Tzong Yang

发明人： Ming-Tzong Yang

IPC分类号： H01L21/768 ,  H01L21/469 ,  H01L21/265

CPC分类号： H01L21/76825 ,  H01L21/76814 ,  Y10S438/974

摘要： A new method of forming the dielectric layer of an integrated circuit is described. A thick insulating layer is formed over semiconductor device structures in and on a semiconductor substrate. A first metal layer is deposited over the thick insulating layer. The first metal layer is etched using conventional photolithography and etching techniques to form the desired metal pattern on the surface of the thick insulating layer. The intermetal dielectric layer is formed by first covering the patterned first metal layer with a layer of silicon oxide. The silicon oxide layer is covered with a layer of spin-on-glass material which is baked and cured. A second layer of silicon oxide completes the intermetal dielectric layer. Via openings are formed through the intermetal dielectric layer to the underlying patterned first metal layer. A large tilt-angle implant is made into the sidewalls of the via openings to transform the exposed spin-on-glass layer so that it will not absorb moisture from the atmosphere thereby preventing outgassing from the intermetal dielectric layer, and thus preventing poisoned via metallurgy. A second metal layer is deposited overlying the intermetal dielectric layer and within the via openings and fabrication of the integrated circuit is completed.

摘要翻译： 描述形成集成电路的介电层的新方法。 半导体衬底上半导体器件结构上形成厚的绝缘层。 第一金属层沉积在厚绝缘层上。 使用常规的光刻和蚀刻技术蚀刻第一金属层，以在厚绝缘层的表面上形成所需的金属图案。 金属间电介质层通过首先用一层氧化硅覆盖图案化的第一金属层而形成。 氧化硅层被被烘烤和固化的旋涂玻璃材料层覆盖。 第二层氧化硅完成金属间电介质层。 穿过开口通过金属间电介质层形成到下面的图案化的第一金属层。 将大的倾斜角植入物制成通孔开口的侧壁，以转化暴露的旋涂玻璃层，使其不会从大气中吸收水分，从而防止从金属间电介质层脱气，从而防止通过冶金中毒 。 第二金属层沉积在金属间电介质层之上并且在通孔开口内，并且完成了集成电路的制造。

公开(公告)号：US5451534A

公开(公告)日：1995-09-19

申请号：US355656

申请日：1994-12-14

申请人： Ming-Tzong Yang

发明人： Ming-Tzong Yang

IPC分类号： H01L27/11 ,  H01L21/8244

CPC分类号： H01L27/1104 ,  Y10S257/93

摘要： A memory cell layout and method of forming a 6 transistor SRAM memory cell that achieves a reduced cell area using uncomplicated fabrication steps. In one embodiment, a six transistor (6/T) SRAM cell has two horizontal thin-film transistor (T5, T6) as load transistors, two transfer transistors (T1, T2), two latch transistors (T3, T4) and two current nodes (38, 40). In this structure all six transistors are formed in the substrate and a single polysilicon layer.

摘要翻译： 一种存储单元布局和形成使用不复杂的制造步骤来实现减小的单元面积的6晶体管SRAM存储单元的方法。 在一个实施例中，六晶体管（6 / T）SRAM单元具有两个作为负载晶体管的水平薄膜晶体管（T5，T6），两个传输晶体管（T1，T2），两个锁存晶体管（T3，T4）和两个电流 节点（38,40）。 在该结构中，所有六个晶体管形成在衬底和单个多晶硅层中。