公开(公告)号：US06624031B2

公开(公告)日：2003-09-23

申请号：US09989850

申请日：2001-11-20

申请人： Wagdi W. Abadeer ,  Eric Adler ,  Jeffrey S. Brown ,  Robert J. Gauthier, Jr. ,  Jonathan M. McKenna ,  Jed H. Rankin ,  Edward W. Sengle ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Eric Adler ,  Jeffrey S. Brown ,  Robert J. Gauthier, Jr. ,  Jonathan M. McKenna ,  Jed H. Rankin ,  Edward W. Sengle ,  William R. Tonti

IPC分类号： H01L21336

CPC分类号： H01L22/34 ,  H01L23/5252 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for detecting semiconductor process stress-induced defects. The method comprising: providing a polysilicon-bounded test diode, the diode comprising a diffused first region within an upper portion of a second region of a silicon substrate, the second region of an opposite dopant type from the first region, the first region surrounded by a peripheral dielectric isolation, a peripheral polysilicon gate comprising a polysilicon layer over a dielectric layer and the gate overlapping a peripheral portion of the first region; stressing the diode; and monitoring the stressed diode for spikes in gate current during the stress, determining the frequency distribution of the slope of the forward bias voltage versus the first region current at the pre-selected forward bias voltage and monitoring, after stress, the diode for soft breakdown. A DRAM cell may,be substituted for the diode. The use of the diode as an antifuse is also disclosed.

摘要翻译： 一种检测半导体工艺应力诱发缺陷的方法。 该方法包括：提供多晶硅界限的测试二极管，二极管包括在硅衬底的第二区域的上部内的扩散的第一区域，与第一区域相反的掺杂剂类型的第二区域，第一区域由 外围电介质隔离，外围多晶硅栅极，包括介电层上的多晶硅层，栅极与第一区域的周边部分重叠; 强调二极管; 并且在应力期间监视施加二极管的栅极电流尖峰，确定正向偏置电压的斜率与预先选择的正向偏置电压下的第一区域电流的频率分布，并且在应力之后监视用于软击穿的二极管 。 二极管可代替DRAM单元。 还公开了使用二极管作为反熔丝。

公开(公告)号：US06541981B2

公开(公告)日：2003-04-01

申请号：US09832072

申请日：2001-04-10

申请人： Harvey C. Allard, Jr. ,  Donald J. Cook ,  Robert J. Gauthier, Jr. ,  Edward S. Hoyt ,  Dain E. Reinhart ,  John A. Watson

发明人： Harvey C. Allard, Jr. ,  Donald J. Cook ,  Robert J. Gauthier, Jr. ,  Edward S. Hoyt ,  Dain E. Reinhart ,  John A. Watson

IPC分类号： G01R2912

CPC分类号： G01R31/14 ,  G01R31/002 ,  G01R31/2839 ,  G01R31/2851

摘要： A method and apparatus for automated testing of a plurality of electrostatic discharge (ESD) devices on a wafer. The wafer has M padsets and N conductive pads on each padset, where m is at least 1, and n is at least 2, and each ESD device is conductively coupled to a unique plurality of pads of a padset of the M padsets. Testing sequences, under program control of a computer system, implement the testing of the ESD devices.

摘要翻译： 一种用于在晶片上自动测试多个静电放电（ESD）器件的方法和装置。 晶片在每个焊盘上具有M个焊盘和N个导电焊盘，其中m为至少1，n为至少2，并且每个ESD器件与M个焊盘的焊盘的唯一多个焊盘导电耦合。 在计算机系统的程序控制下的测试序列实现了ESD器件的测试。

公开(公告)号：US06387742B2

公开(公告)日：2002-05-14

申请号：US09862451

申请日：2001-05-23

申请人： Robert J. Gauthier, Jr. ,  Dominic J. Schepis ,  William R. Tonti ,  Steven H. Voldman

发明人： Robert J. Gauthier, Jr. ,  Dominic J. Schepis ,  William R. Tonti ,  Steven H. Voldman

IPC分类号： H01L21336

CPC分类号： H01L29/78648 ,  H01L21/76264 ,  H01L21/76286 ,  H01L21/763 ,  H01L23/3677 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

摘要： Silicon is formed at selected locations on a substrate during fabrication of selected electronic components. A dielectric separation region is formed within the top silicon layer, and filled with a thermally conductive material. A liner material may be optionally deposited prior to depositing the thermally conductive material. In a second embodiment, a horizontal layer of thermally conductive material is also deposited in an oxide layer or bulk silicon layer below the top layer of silicon.

摘要翻译： 在选择的电子部件的制造期间，在基板上的选定位置处形成硅。 介电分离区形成在顶层硅层内，并填充有导热材料。 衬里材料可以在沉积导热材料之前任选地沉积。 在第二实施例中，水平导热材料层也沉积在硅顶层之下的氧化物层或体硅层中。

公开(公告)号：US08349697B2

公开(公告)日：2013-01-08

申请号：US13537334

申请日：2012-06-29

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  William R. Tonti ,  Yun Shi

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  William R. Tonti ,  Yun Shi

IPC分类号： H01L21/76

CPC分类号： H01L29/66795 ,  H01L29/785

摘要： A field effect transistor (FET) that includes a drain formed in a first plane, a source formed in the first plane, a channel formed in the first plane and between the drain and the source and a gate formed in the first plane. The gate is separated from at least a portion of the body by an air gap. The air gap is also in the first plane.

摘要翻译： 一种场效应晶体管（FET），包括形成在第一平面中的漏极，形成在第一平面中的源极，形成在第一平面中，在漏极和源极之间的沟道以及形成在第一平面中的栅极。 门通过气隙与身体的至少一部分分离。 气隙也在第一平面。

公开(公告)号：US07791145B2

公开(公告)日：2010-09-07

申请号：US11764571

申请日：2007-06-18

申请人： Toshiharu Furukawa ,  Robert J. Gauthier, Jr. ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack Allan Mandelman ,  William Robert Tonti

发明人： Toshiharu Furukawa ,  Robert J. Gauthier, Jr. ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack Allan Mandelman ,  William Robert Tonti

IPC分类号： H01L27/092

CPC分类号： H01L21/76237 ,  H01L21/26533 ,  H01L21/76213 ,  H01L21/76229 ,  H01L21/76232 ,  H01L21/823878 ,  H01L27/0921 ,  H01L29/1087 ,  H01L29/78

摘要： Semiconductor structures and methods for suppressing latch-up in bulk CMOS devices. The semiconductor structure comprises a shaped-modified isolation region that is formed in a trench generally between two doped wells of the substrate in which the bulk CMOS devices are fabricated. The shaped-modified isolation region may comprise a widened dielectric-filled portion of the trench, which may optionally include a nearby damage region, or a narrowed dielectric-filled portion of the trench that partitions a damage region between the two doped wells. Latch-up may also be suppressed by providing a lattice-mismatched layer between the trench base and the dielectric filler in the trench.

摘要翻译： 用于抑制大量CMOS器件中的闩锁的半导体结构和方法。 该半导体结构包括成形修饰的隔离区，其形成在通常在制造本体CMOS器件的衬底的两个掺杂阱之间的沟槽中。 成形改进的隔离区域可以包括沟槽的加宽的电介质填充部分，其可以可选地包括分隔两个掺杂阱之间的损伤区域的沟槽的附近损伤区域或狭窄的电介质填充部分。 也可以通过在沟槽中的沟槽基底和介电填料之间提供晶格不匹配的层来抑制闩锁。

公开(公告)号：US07790564B2

公开(公告)日：2010-09-07

申请号：US12108851

申请日：2008-04-24

申请人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Jed H. Rankin ,  Robert R. Robison ,  William R. Tonti

IPC分类号： H01L21/331 ,  H01L21/76 ,  H01L21/22 ,  H01L21/38 ,  H01L21/762

CPC分类号： H01L21/7624

摘要： Methods for fabricating a device structure in a semiconductor-on-insulator substrate. The method includes forming a first isolation region in the substrate device layer that extends from a top surface of the device layer to a first depth and forming a second isolation region in the semiconductor layer that extends from the top surface of the semiconductor layer to a second depth greater than the first depth. The method further includes forming a doped region of the device structure in the semiconductor layer that is located vertically between the first isolation region and the insulating layer.

摘要翻译： 在绝缘体上半导体衬底中制造器件结构的方法。 该方法包括在衬底器件层中形成第一隔离区，该第一隔离区从器件层的顶表面延伸到第一深度，并且在半导体层中形成第二隔离区，该半导体层从半导体层的顶表面延伸到第二隔离区 深度大于第一深度。 该方法还包括在垂直位于第一隔离区域和绝缘层之间的半导体层中形成器件结构的掺杂区域。

公开(公告)号：US07767539B2

公开(公告)日：2010-08-03

申请号：US11949973

申请日：2007-12-04

申请人： Robert J. Gauthier, Jr. ,  Rajendran Krishnasamy

发明人： Robert J. Gauthier, Jr. ,  Rajendran Krishnasamy

IPC分类号： H01L21/762

CPC分类号： H01L29/7848 ,  H01L21/26533 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/165 ,  H01L29/66575 ,  H01L29/66636 ,  H01L29/78

摘要： A method and resulting structure for fabricating a FET transistor for an integrated circuit on a silicon oxide (SOI) substrate comprising the steps of forming recesses in a substrate on both sides of a gate on the substrate, implanting oxygen ions into the recesses, and annealing the substrate to convert the oxygen ions into a SOI layer below each recess.

摘要翻译： 一种用于制造氧化硅（SOI）衬底上的集成电路的FET晶体管的方法和结果，包括以下步骤：在衬底上的栅极两侧的衬底中形成凹槽，将氧离子注入到凹槽中，并退火 将氧离子转换成每个凹槽下方的SOI层的衬底。

公开(公告)号：US07457086B2

公开(公告)日：2008-11-25

申请号：US11614659

申请日：2006-12-21

申请人： Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Mahmoud A. Mousa ,  Mujahid Muhammad ,  Christopher S. Putnam

发明人： Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Mahmoud A. Mousa ,  Mujahid Muhammad ,  Christopher S. Putnam

IPC分类号： H02H3/20 ,  H02H3/22 ,  H02H9/04

CPC分类号： H01L27/0266 ,  H03K17/08142

摘要： Method and device for protecting against electrostatic discharge. The method includes configuring a gate of at least one upper transistor of a transistor network connected between power rails to be biased to a prescribed value, and coupling an electrostatic discharge event to a gate of a lower transistor of the transistor network. The at least one upper and at least one lower transistors of the transistor network are respectively coupled between the power rails from a higher voltage to a lower voltage.

摘要翻译： 用于防止静电放电的方法和装置。 该方法包括配置连接在电源轨之间的晶体管网络的至少一个上晶体管的栅极以被偏置到规定值，以及将静电放电事件耦合到晶体管网络的下晶体管的栅极。 晶体管网络的至少一个上部和至少一个下部晶体管分别从较高电压到较低电压耦合在电源轨之间。

公开(公告)号：US07253066B2

公开(公告)日：2007-08-07

申请号：US10785895

申请日：2004-02-24

申请人： Wagdi W. Abadeer ,  Jeffrey S. Brown ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Carl J. Radens ,  William R. Tonti

发明人： Wagdi W. Abadeer ,  Jeffrey S. Brown ,  Kiran V. Chatty ,  Robert J. Gauthier, Jr. ,  Carl J. Radens ,  William R. Tonti

IPC分类号： H01L21/336

CPC分类号： H01L29/6653 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/66553 ,  H01L29/6659

摘要： An inverse-T transistor is formed by a method that decouples the halo implant, the deep S/D implant and the extension implant, so that the threshold voltage can be set by adjusting the halo implant without being affected by changes to the extension implant that are intended to alter the series resistance of the device. Formation of the inverse-T structure can be made by a damascene method in which a temporary layer deposited over the layer that will form the cross bar of the T has an aperture formed in it to hold the gate electrode, the aperture being lined with vertical sidewalls that provide space for the ledges that form the T. Another method of gate electrode formation starts with a layer of poly, forms a block for the gate electrode, covers the horizontal surfaces outside the gate with an etch-resistant material and etches horizontally to remove material above the cross bars on the T, the cross bars being protected by the etch resistant material.

摘要翻译： 反向T晶体管通过使晕轮注入，深S / D注入和延伸注入分离的方法形成，使得阈值电压可以通过调整晕轮植入来设定，而不受扩展植入物的变化的影响 旨在改变装置的串联电阻。 逆T结构的形成可以通过镶嵌方法来形成，其中沉积在层上的临时层将形成T的横杆，其中形成有形成在其中的孔以保持栅电极，孔径垂直排列 为形成T的壁架提供空间的侧壁。栅电极形成的另一种方法从多层开始，形成用于栅电极的块，用耐蚀刻材料覆盖栅极外的水平表面，并水平蚀刻 去除T上的横杆上方的材料，横杆由耐蚀刻材料保护。

公开(公告)号：US06965503B2

公开(公告)日：2005-11-15

申请号：US10605441

申请日：2003-09-30

申请人： John Connor ,  Robert J. Gauthier, Jr. ,  Christopher S. Putnam ,  Alan L. Roberts

发明人： John Connor ,  Robert J. Gauthier, Jr. ,  Christopher S. Putnam ,  Alan L. Roberts

IPC分类号： H01L27/02 ,  H02H9/00

CPC分类号： H01L27/0285

摘要： An ESD protection circuit including the following: one or more inverters (I1, I2, I3), each of the one or more inverters having an input and an output; an RC network (11) having an output node (RCT), output node (RCT) connected with the input of at least one of said one or more inverters; a clamping device (N3) joined with the output of at least one of one or more inverters (I1, I2, I3); and a feedback device (NKP) in communication with clamping device (N3) and output node (RCT) of RC network (11). An RC network may include one or more resistors, and one or more decoupling capacitors. In one embodiment, feedback device (NKP) is an NFET and each of one or more inverters (I1, I2, I3) includes a PFET and NFET pair (P0/N0, P1/N1, P2/N2).

摘要翻译： 一种ESD保护电路，包括：一个或多个反相器（I 1，I 2，I 3），一个或多个反相器中的每一个具有输入和输出; 具有输出节点（RCT）的RC网络（11），与所述一个或多个逆变器中的至少一个的输入端连接的输出节点（RCT） 与一个或多个逆变器（I 1，I 2，I 3）中的至少一个的输出端连接的夹持装置（N 3）; 以及与RC网络（11）的钳位装置（N 3）和输出节点（RCT）通信的反馈装置（NKP）。 RC网络可以包括一个或多个电阻器和一个或多个去耦电容器。 在一个实施例中，反馈装置（NKP）是NFET，并且一个或多个反相器（I 1，I 2，I 3）中的每一个包括PFET和NFET对（P 0 / N 0，P 1 / N 1，P 2 / N 2）。