公开(公告)号：US20070058409A1

公开(公告)日：2007-03-15

申请号：US11226448

申请日：2005-09-15

申请人： Hermann Ruckerbauer ,  Christian Weiss ,  Ralf Schledz ,  Johannes Stecker

发明人： Hermann Ruckerbauer ,  Christian Weiss ,  Ralf Schledz ,  Johannes Stecker

IPC分类号： G11C5/06

CPC分类号： G11C5/063

摘要： A semiconductor memory arrangement for operation in a data memory system with at least one semiconductor memory chip for the storage of user data includes a memory controller for control of the at least one semiconductor memory chip, and at least one unidirectional signal line bus for control and address signals connected with the memory controller and branching at least once. The at least once branching bus directly connecting at least one semiconductor memory chip with the memory controller and connecting the semiconductor memory chips among each other.

摘要翻译： 一种用于在具有用于存储用户数据的至少一个半导体存储器芯片的数据存储器系统中操作的半导体存储器装置包括用于控制至少一个半导体存储器芯片的存储器控​​制器和用于控制的至少一个单向信号线总线， 与存储器控制器连接的地址信号并至少分支一次。 所述至少一次分支总线将至少一个半导体存储器芯片与存储器控制器直接连接并将半导体存储器芯片彼此连接。

公开(公告)号：US20070033351A1

公开(公告)日：2007-02-08

申请号：US11377473

申请日：2006-03-16

申请人： Hermann Ruckerbauer

发明人： Hermann Ruckerbauer

IPC分类号： G06F13/00

CPC分类号： G11C5/04

摘要： The invention describes a semiconductor memory module unit for P2P data interchange with a memory controller. Memory chips having different data widths can be arranged on the semiconductor memory module unit in such a way as to enable a tree-like branching by signal data transmission from a node-like memory chip to a plurality of downstream memory chips while retaining the data width.

摘要翻译： 本发明描述了一种用于与存储器控制器进行P2P数据交换的半导体存储器模块单元。 具有不同数据宽度的存储芯片可以以这样的方式被布置在半导体存储器模块单元上，使得能够通过从节点状存储器芯片到多个下游存储器芯片的信号数据传输而实现树状分支，同时保持数据宽度 。

公开(公告)号：US20060291263A1

公开(公告)日：2006-12-28

申请号：US11128789

申请日：2005-05-13

申请人： Paul Wallner ,  Ralf Schledz ,  Peter Gregorius ,  Hermann Ruckerbauer

发明人： Paul Wallner ,  Ralf Schledz ,  Peter Gregorius ,  Hermann Ruckerbauer

IPC分类号： G11C5/06

CPC分类号： G11C5/063

摘要： A memory system and method is disclosed. In one embodiment, the memory system includes a memory controller and at least one memory module on which a certain number of semiconductor memory chips and connecting lines are arranged in a respectively specified topology. The connecting lines include first connecting lines forming transfer channels for a protocol based transfer of data and command signal streams from the memory controller to at least one of the memory chips on the memory module and from there to the memory controller, respectively. Second connecting lines are routed separately from the memory controller directly to at least one of the memory chips on the memory module for transferring select information to the at least one memory chip separately from the data and command signal streams.

摘要翻译： 公开了一种存储器系统和方法。 在一个实施例中，存储器系统包括存储器控制器和至少一个存储器模块，其中一定数量的半导体存储器芯片和连接线被布置在分别指定的拓扑中。 连接线包括形成传输通道的第一连接线，用于基于协议的数据传输和命令信号流从存储器控制器分别存储到存储器模块上的存储器芯片和存储器控制器中的至少一个。 将第二连接线从存储器控制器直接路由到存储器模块上的至少一个存储器芯片，用于将选择信息与数据和命令信号流分离地传送到至少一个存储器芯片。

公开(公告)号：US20060104132A1

公开(公告)日：2006-05-18

申请号：US10986767

申请日：2004-11-15

申请人： Hermann Ruckerbauer ,  Dominique Savignac ,  Christian Sichert ,  Peter Gregorius ,  Paul Wallner

发明人： Hermann Ruckerbauer ,  Dominique Savignac ,  Christian Sichert ,  Peter Gregorius ,  Paul Wallner

IPC分类号： G11C7/00

CPC分类号： G11C7/1045 ,  G11C5/04 ,  G11C7/1018

摘要： A semiconductor memory system for the transfer of write and read data signals among interface circuits includes at least one memory device, a memory controller unit and, optionally, a register unit of a semiconductor memory system, wherein the data signals are each transferred in signal bursts of a specific burst length. The system is characterized in that a number of additional bits extending the burst length are transferred together with at least every nth signal burst.

摘要翻译： 用于在接口电路之间传送写入和读取数据信号的半导体存储器系统包括至少一个存储器件，存储器控制器单元和可选地半导体存储器系统的寄存器单元，其中数据信号各自以信号脉冲串 具体的突发长度。 该系统的特征在于，延伸突发长度的多个附加位与至少每个第n个信号脉冲串一起传送。

公开(公告)号：US07043653B2

公开(公告)日：2006-05-09

申请号：US10215228

申请日：2002-08-08

申请人： Justus Kuhn ,  Hermann Ruckerbauer ,  Frank Thiele

发明人： Justus Kuhn ,  Hermann Ruckerbauer ,  Frank Thiele

IPC分类号： G06F1/12

CPC分类号： G06F1/12

摘要： An internal clock signal of a logic/memory component that receives signals is transmitted as a reference clock to a transmitting logic/memory component. With the aid of the reference clock, the transmission clock of the output unit of the transmitting logic/memory component is generated, such that transmitted signals arrive in a receiving unit of the receiving component synchronously with the internal clock signal of that component.

摘要翻译： 将接收信号的逻辑/存储器组件的内部时钟信号作为参考时钟发送到发送逻辑/存储器组件。 借助于参考时钟，产生发送逻辑/存储器部件的输出单元的传输时钟，使得发送的信号与该部件的内部时钟信号同步到达接收部件的接收单元。

公开(公告)号：US20050041516A1

公开(公告)日：2005-02-24

申请号：US10872427

申请日：2004-06-22

申请人： Hermann Ruckerbauer

发明人： Hermann Ruckerbauer

IPC分类号： G06F11/08 ,  G06F12/16 ,  G06F13/16 ,  G11C7/00 ,  G11C7/10

CPC分类号： G11C7/1018 ,  G06F13/1684

摘要： A memory system is functionally designed so that, despite operation without an error correction device, memory chips of a memory module that are actually provided for error correction are concomitantly used for the data transfer. A control device is configured to receive, store and transfer data packets to and from a first and second set of memory chips. Transfer of an internal packet data from the control device to memory takes place such that a first record is stored in a second set of memory chips and additional records are stored in the first set of memory chips. In preferred embodiments, data is allocated in the second set of memory chips such that at least one additional transfer step takes place to the second set of memory chips compared with transfers to the first set of memory chips. In the additional transfer step(s), the first set of memory chips is masked from receiving data.

摘要翻译： 存储器系统在功能上被设计成使得尽管在没有纠错装置的情况下进行操作，但实际提供用于纠错的存储器模块的存储器芯片被同时用于数据传输。 控制装置被配置为接收，存储和传送数据分组到第一和第二组存储器芯片。 将内部分组数据从控制设备传送到存储器进行，使得第一记录被存储在第二组存储器芯片中，并且附加记录被存储在第一组存储器芯片中。 在优选实施例中，在第二组存储器芯片中分配数据，使得与传送到第一组存储器芯片相比，至少一个额外的转移步骤发生到第二组存储器芯片。 在附加传送步骤中，第一组存储器芯片被从接收数据中被掩蔽。

公开(公告)号：US08547767B2

公开(公告)日：2013-10-01

申请号：US12108383

申请日：2008-04-23

申请人： Hermann Ruckerbauer ,  Dominique Savignac

发明人： Hermann Ruckerbauer ,  Dominique Savignac

IPC分类号： G11C11/406 ,  G11C11/4076

CPC分类号： G11C11/406 ,  G11C11/40611 ,  G11C11/40615

摘要： A chip includes a memory array and a refresh counter. The refresh counter is configured to receive refresh trigger signals. The refresh counter is configured or configurable to initiate a refresh of the memory array only once per i of the received refresh trigger signals where i is a number greater than 1.

摘要翻译： 芯片包括存储器阵列和刷新计数器。 刷新计数器被配置为接收刷新触发信号。 刷新计数器被配置或配置为仅在接收到的刷新触发信号（i是大于1的数量）的情况下才开始刷新存储器阵列一次。

公开(公告)号：US08495310B2

公开(公告)日：2013-07-23

申请号：US12235063

申请日：2008-09-22

申请人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

发明人： Peter Gregorius ,  Thomas Hein ,  Martin Maier ,  Hermann Ruckerbauer ,  Thilo Schaffroth ,  Ralf Schedel ,  Wolfgang Spirkl ,  Johannes Stecker

IPC分类号： G06F13/36 ,  G06F13/16

CPC分类号： G06F13/1605 ,  G06F13/1684 ,  Y02D10/14

摘要： A system and method utilize a memory device that may be accessed by a plurality of controllers or processor cores via respective ports of the memory device. Each controller may be coupled to a respective port of the memory device via a data bus. Each port of the memory device may be associated with a predefined section of memory, thereby giving each controller access to a distinct section of memory without interference from other controllers. A common command/address bus may couple the plurality of controllers to the memory device. Each controller may assert an active signal on a memory access control bus to gain access to the command/address bus to initiate a memory access. In some embodiments, a plurality of memory devices may be arranged in a memory package in a stacked die memory configuration.

摘要翻译： 系统和方法利用可以经由存储器件的相应端口被多个控制器或处理器核心访问的存储器件。 每个控制器可以经由数据总线耦合到存储器设备的相应端口。 存储器设备的每个端口可以与存储器的预定义部分相关联，从而使每个控制器访问不同部分的存储器，而不受其他控制器的干扰。 公共命令/地址总线可以将多个控制器耦合到存储器设备。 每个控制器可以在存储器访问控制总线上断言有效信号以获得对命令/地址总线的访问以启动存储器访问。 在一些实施例中，多个存储器件可以以堆叠的存储器配置布置在存储器封装中。

公开(公告)号：US08161219B2

公开(公告)日：2012-04-17

申请号：US12328690

申请日：2008-12-04

申请人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gärtner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

发明人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gärtner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

IPC分类号： G06F13/00

CPC分类号： G06F13/409

摘要： Distributed command and address bus architecture for memory modules and circuit boards is described. In one embodiment, a memory module includes a plurality of connector pins disposed on an edge of a circuit board, the plurality of connector pins comprising first pins coupled to a plurality of data bus lines, second pins coupled to a plurality of command and address bus lines, wherein the second pins are disposed in a first and a second region, wherein a portion of the first pins is disposed between the first and the second regions.

摘要翻译： 描述了内存模块和电路板的分布式命令和地址总线架构。 在一个实施例中，存储器模块包括设置在电路板边缘上的多个连接器引脚，所述多个连接器引脚包括耦合到多个数据总线的第一引脚，耦合到多个命令和地址总线的第二引脚 线，其中第二引脚设置在第一和第二区域中，其中第一引脚的一部分设置在第一和第二区域之间。

公开(公告)号：US07848153B2

公开(公告)日：2010-12-07

申请号：US12194414

申请日：2008-08-19

申请人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

发明人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

IPC分类号： G11C16/06

CPC分类号： G11C11/4097 ,  G11C5/025 ,  H01L2224/0554 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： Memory devices and memory modules are disclosed. In one embodiment, a memory device includes a semiconductor substrate having a first edge and a second edge opposed to the first edge. A plurality of memory banks is disposed at a central portion of the semiconductor substrate, each memory bank including a plurality of memory cells. A plurality of input/output contacts is disposed between the first edge and the memory banks. Delay locked loop circuitry is disposed adjacent the first edge. A plurality of address and command contacts is disposed between the second edge and the memory banks.

摘要翻译： 公开了存储器件和存储器模块。 在一个实施例中，存储器件包括具有第一边缘和与第一边缘相对的第二边缘的半导体衬底。 多个存储体设置在半导体衬底的中心部分，每个存储体包括多个存储单元。 多个输入/输出触点设置在第一边缘和存储体之间。 延迟锁定环电路设置在第一边缘附近。 多个地址和命令触点设置在第二边缘和存储体之间。