公开(公告)号：US08551886B2

公开(公告)日：2013-10-08

申请号：US12100118

申请日：2008-04-09

申请人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

发明人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

IPC分类号： H01L21/302 ,  H01L21/3105

CPC分类号： H01L21/31051 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31056 ,  H01L21/76229 ,  H01L21/76232

摘要： A method for semiconductor processing is provided wherein a workpiece having an underlying body and a plurality of features extending therefrom, is provided. A first set of the plurality of features extend from the underlying body to a first plane, and a second set of the plurality features extend from the underlying body to a second plane. A protection layer overlies each of the plurality of features and an isolation layer overlies the underlying body and protection layer, wherein the isolation has a non-uniform first oxide density associated therewith. The isolation layer anisotropically etched based on a predetermined pattern, and then isotropically etched, wherein a second oxide density of the isolation layer is substantially uniform across the workpiece. The predetermined pattern is based, at least in part, on a desired oxide density, a location and extension of the plurality of features to the first and second planes.

摘要翻译： 提供了一种用于半导体处理的方法，其中具有下面的主体的工件和从其延伸的多个特征被提供。 所述多个特征的第一组从下面的本体延伸到第一平面，并且所述多个特征的第二组从下面的本体延伸到第二平面。 保护层覆盖多个特征中的每一个，并且隔离层覆盖下面的主体和保护层，其中隔离具有与其相关联的不均匀的第一氧化物密度。 基于预定图案各向异性蚀刻，然后各向同性蚀刻的隔离层，其中隔离层的第二氧化物密度在整个工件上基本均匀。 该预定图案至少部分地基于期望的氧化物密度，多个特征到第一和第二平面的位置和延伸。

公开(公告)号：US08264038B2

公开(公告)日：2012-09-11

申请号：US12537326

申请日：2009-08-07

申请人： Sameer P. Pendharkar ,  Binghua Hu ,  Xinfen Chen

发明人： Sameer P. Pendharkar ,  Binghua Hu ,  Xinfen Chen

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L29/73 ,  H01L27/092 ,  H01L21/761

CPC分类号： H01L21/761 ,  H01L21/823892 ,  H01L29/0623 ,  H01L29/0653 ,  H01L29/086 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/7322 ,  H01L29/7816 ,  H01L29/7833

摘要： A buried layer architecture which includes a floating buried layer structure adjacent to a high voltage buried layer connected to a deep well of the same conductivity type for components in an IC is disclosed. The floating buried layer structure surrounds the high voltage buried layer and extends a depletion region of the buried layer to reduce a peak electric field at lateral edges of the buried layer. When the size and spacing of the floating buried layer structure are optimized, the well connected to the buried layer may be biased to 100 volts without breakdown. Adding a second floating buried layer structure surrounding the first floating buried layer structure allows operation of the buried layer up to 140 volts. The buried layer architecture with the floating buried layer structure may be incorporated into a DEPMOS transistor, an LDMOS transistor, a buried collector npn bipolar transistor and an isolated CMOS circuit.

摘要翻译： 公开了一种掩埋层结构，其包括与连接到IC中的组件的相同导电类型的深阱连接的高电压埋层相邻的浮置掩埋层结构。 浮置掩埋层结构围绕高压掩埋层并且延伸埋层的耗尽区以减小掩埋层的侧边缘处的峰值电场。 当浮动掩埋层结构的尺寸和间距被优化时，连接到掩埋层的阱可被偏压到100伏而不会破坏。 添加围绕第一浮动掩埋层结构的第二浮动掩埋层结构允许埋入层的操作高达140伏。 具有浮动掩埋层结构的掩埋层结构可以并入DEPMOS晶体管，LDMOS晶体管，埋地集电极npn双极晶体管和隔离CMOS电路中。

公开(公告)号：US20060205140A1

公开(公告)日：2006-09-14

申请号：US11077074

申请日：2005-03-10

申请人： Bill Wofford ,  Blake Pasker ,  Xinfen Chen ,  Binghua Hu

发明人： Bill Wofford ,  Blake Pasker ,  Xinfen Chen ,  Binghua Hu

IPC分类号： H01L21/8242 ,  H01L21/20

CPC分类号： H01L28/40 ,  Y10S438/952

摘要： A capacitor (100) is disclosed that is formed as part of an integrated circuit (IC) fabrication process. The capacitor (100) has conductive top and bottom electrodes (140, 144) and a nonconductive capacitor dielectric (142). In one example, the dielectric (142) includes first and second thin dielectric layers (112, 114) that sandwich a layer of antireflective material (118). The thin layers (112, 114) provide the dielectric behavior necessary for the capacitor while the antireflective layer (118) promotes reduced feature sizes by mitigating reflected standing waves, among other things.

摘要翻译： 公开了作为集成电路（IC）制造工艺的一部分形成的电容器（100）。 电容器（100）具有导电的顶部和底部电极（140,144）和非导电电容器电介质（142）。 在一个示例中，电介质（142）包括夹着抗反射材料层（118）的第一和第二薄介电层（112,114）。 薄层（112,114）提供电容器所需的电介质行为，而抗反射层（118）除其他之外通过减轻反射的驻波来促进减小的特征尺寸。

公开(公告)号：US07595525B2

公开(公告)日：2009-09-29

申请号：US11470023

申请日：2006-09-05

申请人： Bill Alan Wofford ,  Blake Ryan Pasker ,  Xinfen Chen ,  Binghua Hu

发明人： Bill Alan Wofford ,  Blake Ryan Pasker ,  Xinfen Chen ,  Binghua Hu

IPC分类号： H01L27/108

CPC分类号： H01L28/40 ,  Y10S438/952

摘要： A capacitor (100) is disclosed that is formed as part of an integrated circuit (IC) fabrication process. The capacitor (100) has conductive top and bottom electrodes (140, 144) and a nonconductive capacitor dielectric (142). In one example, the dielectric (142) includes first and second thin dielectric layers (112, 114) that sandwich a layer of antireflective material (118). The thin layers (112, 114) provide the dielectric behavior necessary for the capacitor while the antireflective layer (118) promotes reduced feature sizes by mitigating reflected standing waves, among other things.

摘要翻译： 公开了作为集成电路（IC）制造工艺的一部分形成的电容器（100）。 电容器（100）具有导电的顶部和底部电极（140,144）和非导电电容器电介质（142）。 在一个示例中，电介质（142）包括夹着抗反射材料层（118）的第一和第二薄介电层（112,114）。 薄层（112,114）提供电容器所需的电介质行为，而抗反射层（118）除其他之外通过减轻反射的驻波来促进减小的特征尺寸。

公开(公告)号：US20060038553A1

公开(公告)日：2006-02-23

申请号：US11049138

申请日：2005-02-02

申请人： Xinfen Chen ,  Xiaoju Wu ,  John Arch ,  Qingfeng Wang

发明人： Xinfen Chen ,  Xiaoju Wu ,  John Arch ,  Qingfeng Wang

IPC分类号： G01R31/28

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present invention provides a method for monitoring a shift in a buried layer in a semiconductor device and a method for manufacturing an integrated circuit using the method for monitoring the shift in the buried layer. The method for monitoring the shift in the buried layer, among other steps, includes forming a buried layer test structure (200) in, on or over a substrate (210) of a semiconductor device, the buried layer test structure (200) including a first test buried layer (230a) located in or on the substrate (210), the first test buried layer (230a) shifted a predetermined distance with respect to a first test feature (240a). The buried layer test structure (200) further includes a second test buried layer (230b) located in the substrate (210), the second test buried layer (23b) shifted a predetermined but different distance with respect to a second test feature (240b). The method for monitoring the shift in the buried layer may further include applying a test signal to the buried layer test structure (200) to determine an actual shift of the first test buried layer (230a) and the second test buried layer (230b) relative to the predetermined shift of the first and second test buried layers (230a and 230b).

摘要翻译： 本发明提供了一种用于监测半导体器件中的掩埋层的偏移的方法以及使用用于监测掩埋层中的偏移的方法来制造集成电路的方法。 用于监测掩埋层中的偏移的方法以及其他步骤包括在半导体器件的衬底（210）中或之上形成掩埋层测试结构（200），所述掩埋层测试结构（200）包括 第一测试掩埋层（230a）位于衬底（210）中或衬底（210）上，第一测试掩埋层（230a）相对于第一测试特征（240a）移动预定距离。 掩埋层测试结构（200）还包括位于衬底（210）中的第二测试掩埋层（230b），第二测试掩埋层（23b）相对于第二测试特征（预定但不同的距离）移动 240 b）。 用于监测掩埋层中的偏移的方法还可以包括将测试信号施加到掩埋层测试结构（200）以确定第一测试掩埋层（230a）和第二测试掩埋层（230b）的实际偏移 ）相对于第一和第二测试掩埋层（230a和230b）的预定位移。

公开(公告)号：US20100032756A1

公开(公告)日：2010-02-11

申请号：US12537326

申请日：2009-08-07

申请人： Sameer P. PENDHARKAR ,  Binghua HU ,  Xinfen CHEN

发明人： Sameer P. PENDHARKAR ,  Binghua HU ,  Xinfen CHEN

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L29/73 ,  H01L27/092 ,  H01L21/761

CPC分类号： H01L21/761 ,  H01L21/823892 ,  H01L29/0623 ,  H01L29/0653 ,  H01L29/086 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/7322 ,  H01L29/7816 ,  H01L29/7833

摘要： A buried layer architecture which includes a floating buried layer structure adjacent to a high voltage buried layer connected to a deep well of the same conductivity type for components in an IC is disclosed. The floating buried layer structure surrounds the high voltage buried layer and extends a depletion region of the buried layer to reduce a peak electric field at lateral edges of the buried layer. When the size and spacing of the floating buried layer structure are optimized, the well connected to the buried layer may be biased to 100 volts without breakdown. Adding a second floating buried layer structure surrounding the first floating buried layer structure allows operation of the buried layer up to 140 volts. The buried layer architecture with the floating buried layer structure may be incorporated into a DEPMOS transistor, an LDMOS transistor, a buried collector npn bipolar transistor and an isolated CMOS circuit.

摘要翻译： 公开了一种掩埋层结构，其包括与连接到IC中的组件的相同导电类型的深阱连接的高电压埋层相邻的浮置掩埋层结构。 浮置掩埋层结构围绕高压掩埋层并且延伸埋层的耗尽区以减小掩埋层的侧边缘处的峰值电场。 当浮动掩埋层结构的尺寸和间距被优化时，连接到掩埋层的阱可被偏压到100伏而不会破坏。 添加围绕第一浮动掩埋层结构的第二浮动掩埋层结构允许埋入层的操作高达140伏。 具有浮动掩埋层结构的掩埋层结构可以并入DEPMOS晶体管，LDMOS晶体管，埋地集电极npn双极晶体管和隔离CMOS电路中。

公开(公告)号：US20090170317A1

公开(公告)日：2009-07-02

申请号：US12100118

申请日：2008-04-09

申请人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

发明人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

IPC分类号： H01L21/302

CPC分类号： H01L21/31051 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31056 ,  H01L21/76229 ,  H01L21/76232

摘要： A method for semiconductor processing is provided wherein a workpiece having an underlying body and a plurality of features extending therefrom, is provided. A first set of the plurality of features extend from the underlying body to a first plane, and a second set of the plurality features extend from the underlying body to a second plane. A protection layer overlies each of the plurality of features and an isolation layer overlies the underlying body and protection layer, wherein the isolation has a non-uniform first oxide density associated therewith. The isolation layer anisotropically etched based on a predetermined pattern, and then isotropically etched, wherein a second oxide density of the isolation layer is substantially uniform across the workpiece. The predetermined pattern is based, at least in part, on a desired oxide density, a location and extension of the plurality of features to the first and second planes.

摘要翻译： 提供了一种用于半导体处理的方法，其中具有下面的主体的工件和从其延伸的多个特征被提供。 所述多个特征的第一组从下面的本体延伸到第一平面，并且所述多个特征的第二组从下面的本体延伸到第二平面。 保护层覆盖多个特征中的每一个，并且隔离层覆盖下面的主体和保护层，其中隔离具有与其相关联的不均匀的第一氧化物密度。 基于预定图案各向异性蚀刻，然后各向同性蚀刻的隔离层，其中隔离层的第二氧化物密度在整个工件上基本均匀。 该预定图案至少部分地基于期望的氧化物密度，多个特征到第一和第二平面的位置和延伸。

公开(公告)号：US07112953B2

公开(公告)日：2006-09-26

申请号：US11049138

申请日：2005-02-02

申请人： Xinfen Chen ,  Xiaoju Wu ,  John K. Arch ,  Qingfeng Wang

发明人： Xinfen Chen ,  Xiaoju Wu ,  John K. Arch ,  Qingfeng Wang

IPC分类号： G01R31/02

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present invention provides a method for monitoring a shift in a buried layer in a semiconductor device. The method for monitoring the shift in the buried layer, among other steps, includes forming a buried layer test structure in, on or over a substrate of a semiconductor device, the buried layer test structure including a first test buried layer located in or on the substrate, the first test buried layer shifted a predetermined distance with respect to a first test feature. The buried layer test structure further includes a second test buried layer lodated in the substrate, the second test buried layer shifted a predetermined but different distance with respect to a second test feature. The method for monitoring the shift in the buried layer may further include applying a test signal to the buried layer test structure to determine an actual shift relative to the predetermined shift.

摘要翻译： 本发明提供了一种用于监测半导体器件中的掩埋层的偏移的方法。 用于监测掩埋层中的偏移的方法以及其它步骤包括在半导体器件的衬底上或上方形成掩埋层测试结构，所述掩埋层测试结构包括位于第一测试掩埋层中或其上的第一测试掩埋层 第一测试掩埋层相对于第一测试特征偏移预定距离。 掩埋层测试结构还包括置于衬底中的第二测试掩埋层，第二测试掩埋层相对于第二测试特征偏移预定但不同的距离。 用于监测掩埋层中的偏移的方法还可以包括将测试信号施加到掩埋层测试结构以确定相对于预定位移的实际偏移。

公开(公告)号：US08110414B2

公开(公告)日：2012-02-07

申请号：US12433042

申请日：2009-04-30

申请人： Marshall O. Cathey, Jr. ,  Pushpa Mahalingam ,  Weidong Tian ,  David C. Guiling ,  Xinfen Chen ,  Binghua Hu ,  Sopa Chevacharoenkul

发明人： Marshall O. Cathey, Jr. ,  Pushpa Mahalingam ,  Weidong Tian ,  David C. Guiling ,  Xinfen Chen ,  Binghua Hu ,  Sopa Chevacharoenkul

IPC分类号： H01L31/26 ,  H01L21/66

CPC分类号： H01L27/0805 ,  H01L22/26 ,  H01L28/40

摘要： A method of forming integrated circuits (IC) having at least one metal insulator metal (MIM) capacitor. A bottom electrode is formed on a predetermined region of a semiconductor surface of a substrate. At least one dielectric layer including silicon is formed on the bottom electrode, wherein a thickness of the dielectric layer is

摘要翻译： 一种形成具有至少一个金属绝缘体金属（MIM）电容器的集成电路（IC）的方法。 底部电极形成在基板的半导体表面的预定区域上。 在底部电极上形成至少一层包括硅的电介质层，其中电介质层的厚度<1000。在电介质层上形成顶部电极层。 在顶部电极层上形成图案化掩模层。 至少部分地使用干法刻蚀的蚀刻用于蚀刻图案化掩模层外部的顶部电极层，以到达介电层，该电介质层去除了介电层厚度的100埃。 干蚀刻工艺包括使用包含气体的第一卤素，包含氟的第二卤素和包含氟的气体和载气。

公开(公告)号：US20100276783A1

公开(公告)日：2010-11-04

申请号：US12433042

申请日：2009-04-30

申请人： MARSHALL O. CATHEY ,  PUSHPA MAHALINGAM ,  WEIDONG TIAN ,  DAVID C. GUILING ,  XINFEN CHEN ,  BINGHUA HU ,  SOPA CHEVACHAROENKUL

发明人： MARSHALL O. CATHEY ,  PUSHPA MAHALINGAM ,  WEIDONG TIAN ,  DAVID C. GUILING ,  XINFEN CHEN ,  BINGHUA HU ,  SOPA CHEVACHAROENKUL

IPC分类号： H01L27/10 ,  H01L21/66 ,  H01L21/02

CPC分类号： H01L27/0805 ,  H01L22/26 ,  H01L28/40

摘要： A method of forming integrated circuits (IC) having at least one metal insulator metal (MIM) capacitor. A bottom electrode is formed on a predetermined region of a semiconductor surface of a substrate. At least one dielectric layer including silicon is formed on the bottom electrode, wherein a thickness of the dielectric layer is

摘要翻译： 一种形成具有至少一个金属绝缘体金属（MIM）电容器的集成电路（IC）的方法。 底部电极形成在基板的半导体表面的预定区域上。 在底部电极上形成至少一层包括硅的电介质层，其中电介质层的厚度<1000。在电介质层上形成顶部电极层。 在顶部电极层上形成图案化掩模层。 至少部分地使用干法刻蚀的蚀刻用于蚀刻图案化掩模层外部的顶部电极层，以到达介电层，该电介质层去除了介电层厚度的100埃。 干蚀刻工艺包括使用包含气体的第一卤素，包含氟的第二卤素和包含氟的气体和载气。