公开(公告)号：US5968112A

公开(公告)日：1999-10-19

申请号：US923845

申请日：1997-09-04

申请人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Jacob Kirschenbaum ,  Itzhak Barak ,  Yaron Ben-Arie ,  Yacov Efrat ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： Parallel signal processor (10) (FIG. 2) performs a Fourier Transformation of an input signal; The transformation coefficients are converted once to logarithmic form and stored in a cache memory. The input data is converted serially to logarithmic form, and fed to all processing units in parallel. The processing units compute their respective products as additions in the logarithmic domain. Then, the products are converted back to the normal domain. The products with the correct sign are summed by an accumulator of the respective processing element. After the last signal data point has run through the processing elements and the last products are added to their respective sums, all complex output signal data points are complete simultaneously.

摘要翻译： 并行信号处理器（10）（图2）执行输入信号的傅里叶变换; 变换系数一次转换为对数形式并存储在高速缓冲存储器中。 输入数据被串行转换成对数形式，并且并行地馈送到所有处理单元。 处理单元计算它们各自的产物作为对数域中的添加。 然后，产品转换回正常域。 具有正确符号的产品由相应处理元件的累加器相加。 在最后一个信号数据点已经通过处理元件并且最后的产品被添加到它们各自的和之后，所有复杂的输出信号数据点都是同时完成的。

公开(公告)号：US6023719A

公开(公告)日：2000-02-08

申请号：US923687

申请日：1997-09-04

申请人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

发明人： Itzhak Barak ,  Yaron Ben-Arie ,  Effi Orian ,  Shao Wei Pan ,  Shay Ping Wang

IPC分类号： G06F17/14

CPC分类号： G06F17/142

摘要： With reference to FIG. 1 signal processor (10) for performing transformations of sets of input data points comprises a memory for storing a first half input data points and a second half input data points, an adder unit for pairwise adding one real part of each one first half input data point and a second half input data point and providing adder output data, and a computing unit for performing transformations upon the adder output data. Addition for data reduction and data transformation are carried out simultaneously by different units.

摘要翻译： 参考图1。 1信号处理器（10）用于执行输入数据点集合的变换，包括用于存储前半个输入数据点和第二半输入数据点的存储器，用于将每个前半个输入数据的一个实部成对加法的加法器单元 点和第二半输入数据点，并提供加法器输出数据;以及计算单元，用于根据加法器输出数据进行变换。 用于数据缩减和数据转换的增加由不同的单元同时进行。

公开(公告)号：US6032168A

公开(公告)日：2000-02-29

申请号：US911711

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Doron Kolton ,  Shay-Ping Thomas Wang ,  Shao-Wei Pan ,  Stephen-Chih-Hung Ma

IPC分类号： G06F7/544 ,  H03H17/02 ,  G06F7/00

CPC分类号： H03H17/0226 ,  G06F7/5443 ,  H03H17/0261 ,  G06F2207/3884 ,  G06F7/483

摘要： In a parallel computer system having N parallel computing units a data pipeline connects all the computing units. In addition the computing units are coupled to a random access memory so that each computing unit is assigned to one column of the memory array. To perform a digital signal processing filter operation the required coefficients are stored in the memory so that one or more different filter operations can be carried out in an interleaved way.

摘要翻译： 在具有N个并行计算单元的并行计算机系统中，数据流水线连接所有计算单元。 此外，计算单元耦合到随机存取存储器，使得每个计算单元被分配给存储器阵列的一列。 为了执行数字信号处理滤波器操作，所需的系数被存储在存储器中，使得可以以交错的方式执行一个或多个不同的滤波器操作。

公开(公告)号：US5946039A

公开(公告)日：1999-08-31

申请号：US911901

申请日：1997-08-15

申请人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

发明人： Yaron Ben-Arie ,  Effi Orian ,  Itzhak Barak ,  Jacob Kirschenbaum ,  Yehuda Shvager ,  Shao-Wei Pan

IPC分类号： G06T9/00 ,  H04N7/26 ,  H04N7/30

CPC分类号： H04N19/126 ,  H04N19/60 ,  H04N19/124

摘要： An encoding system (400) receives samples and coefficients from a bus (422). The system comprises a plurality of parallel operating memory devices (430-k), registers (435-k), computing units (440-k), and accumulator units (460-k). The system (400) further comprises a parallel-to-serial buffer (470) coupled to the accumulator units (440-k) and a pair generator (480) for providing amplitude/index pairs. The system (400) performs encoding steps such as transforming, quantizing, zigzagging, rate controlling, and run-length coding. Transforming is explained for the example of a Forward Discrete Cosine Transformation (FDCT). According to a method (500) of the present invention, zigzagging (510) occurs prior to transforming (570) and performed only once when transformation coefficients are provided to the memory devices (430-k) in a zigzag arrangement. Quantizing occurs prior to transforming by pre-calculating the coefficients with quantizers. Pair generator (480) performes rate-controlling and run-length encoding (550). (with reference to FIGS. 2 and 9)

摘要翻译： 编码系统（400）从总线（422）接收采样和系数。 该系统包括多个并行操作存储器件（430-k），寄存器（435-k），计算单元（440-k）和累加器单元（460-k）。 系统（400）还包括耦合到累加器单元（440-k）的并行 - 串行缓冲器（470）和用于提供振幅/折射率对的一对发生器（480）。 系统（400）执行变换，量化，曲折，速率控制和游程长度编码等编码步骤。 对于前向离散余弦变换（FDCT）的示例解释变换。 根据本发明的方法（500），在变换之前发生锯齿形（510）（570），并且在以Z字形排列向存储器件（430-k）提供变换系数时仅执行一次。 通过用量化器预先计算系数，在变换前进行量化。 配对发生器（480）执行速率控制和游程长度编码（550）。 （参照图2和图9）

公开(公告)号：US5884089A

公开(公告)日：1999-03-16

申请号：US949975

申请日：1997-10-14

申请人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

发明人： Effi Orian ,  Yaron Ben-Arie ,  Dan Tamir ,  Shao-Wei Pan

IPC分类号： G06F17/10 ,  G06F15/00

CPC分类号： G06F17/10

摘要： A parallel computer processor that performs L1 norm calculations includes a plurality of processing elements and a data pipeline which couples the processing elements. The data vectors for which the L1 norm is to be calculated are stored in storage lines of a cache memory. In operation each processing element accesses data in its private storage column in the cache memory and calculates a term signal. The term signals are added to form the resulting L1 norm.

摘要翻译： 执行L1范数计算的并行计算机处理器包括多个处理元件和耦合处理元件的数据流水线。 将要计算L1范数的数据矢量存储在高速缓存存储器的存储行中。 在操作中，每个处理元件访问高速缓冲存储器中其专用存储列中的数据，并计算一个项信号。 加入术语信号以形成所得的L1范数。

公开(公告)号：US5923575A

公开(公告)日：1999-07-13

申请号：US912257

申请日：1997-08-15

申请人： Yacov Efrat ,  Itzhak Barak ,  Yaron Ben-Arie ,  Shao Wei Pan

发明人： Yacov Efrat ,  Itzhak Barak ,  Yaron Ben-Arie ,  Shao Wei Pan

IPC分类号： G06F7/38 ,  G06F7/485 ,  G06F7/50

CPC分类号： G06F7/485 ,  G06F7/38

摘要： The invention relates to a method for electronically representing a number V in a binary data word. Both the exponent and the mantissa are represented as 2' complement. The mantissa is normalized to 0.1.F if the number V is positive where F is the fraction of the mantissa. In case that the number V is negative the fraction F is normalized to 10.F. Usage of this format allows to design an improved adder which requires less hardware.

摘要翻译： 本发明涉及一种用于电子地表示二进制数据字中的数字V的方法。 指数和尾数均表示为2'补码。 如果数字V为正，则尾数归一化为0.1.F，其中F是尾数的分数。 在数字V为负的情况下，分数F归一化为10.F。 这种格式的使用允许设计一种需要较少硬件的改进加法器。

公开(公告)号：US5951629A

公开(公告)日：1999-09-14

申请号：US929607

申请日：1997-09-15

申请人： Elon Wertheim ,  Dahan Zion ,  Yaron Ben-Arie ,  Shao-Wei Pan

发明人： Elon Wertheim ,  Dahan Zion ,  Yaron Ben-Arie ,  Shao-Wei Pan

IPC分类号： G06F7/52 ,  G06F7/556 ,  G06F5/01

CPC分类号： G06F7/5235 ,  G06F7/556

摘要： A parallel processor (110) operates in the LOG domain. A LOG converter (114) receives input data in the NORMAL and converts it to the LOG domain for processing in the parallel processing units PPU-k. Scaling of the input data, is performed in the LOG converter (114) without need for additional multipliers. A constant factor is added to the LOG input data during the LOG conversion process using existing LOG adders already present to perform the LOG conversion. Thus, less total circuitry is needed and the processor can be made more compact, more efficient and less costly.

摘要翻译： 并行处理器（110）在LOG域中操作。 LOG转换器（114）接收NORMAL中的输入数据并将其转换为LOG域以在并行处理单元PPU-k中进行处理。 在LOG转换器（114）中执行输入数据的缩放，而不需要额外的乘法器。 在LOG转换过程中，使用已经存在的LOG加法器来执行LOG转换，将恒定因子添加到LOG输入数据。 因此，需要更少的总电路，并且可以使处理器更紧凑，更有效且成本更低。

公开(公告)号：US5710944A

公开(公告)日：1998-01-20

申请号：US599016

申请日：1996-02-09

申请人： Benjamin Rosen ,  Avi Ginsberg ,  Itzhak Barak ,  Yaron Ben-Arie

发明人： Benjamin Rosen ,  Avi Ginsberg ,  Itzhak Barak ,  Yaron Ben-Arie

IPC分类号： G11C7/00 ,  G06F13/00

CPC分类号： G11C7/00

摘要： A memory system (3) for storing data messages communicated between a processor unit (13) and a communication module (11), each data message comprising at least one data word, comprises a memory array (4) having a plurality of memory buffers (B0-BM), each buffer for storing a data message, and logic circuitry (24) coupled to the memory array (4). The logic circuitry (24) sets one bit of a data message stored in a memory buffer to a first logic state during a processor unit read access when the processor unit (13) reads a current data message from the memory buffer, and negates the one bit to a second logic state during a communication module write access when the communication module (11) writes a new data message into the memory buffer. When the communication module (11) is to write a new data message to one of the memory buffers, the state of the one bit of the current data message stored in the one memory buffer provides an indication as to whether the new data message will overwrite the current data message, which current data message has not been read by the processor unit (13) or whether the new data message will overwrite the current data message, which current data message has been read by the processor unit (13).

摘要翻译： 一种用于存储在处理器单元（13）和通信模块（11）之间传送的数据消息的存储器系统（3），每个数据消息包括至少一个数据字，包括具有多个存储器缓冲器的存储器阵列（4） B0-BM），用于存储数据消息的每个缓冲器以及耦合到存储器阵列（4）的逻辑电路（24）。 当处理器单元（13）从存储器缓冲器读取当前数据消息时，逻辑电路（24）在处理器单元读取访问期间将存储在存储器缓冲器中的数据消息的一位设置为第一逻辑状态，并且否定一个 当通信模块（11）将新的数据消息写入到存储器缓冲器中时，在通信模块写访问期间，位被置为第二逻辑状态。 当通信模块（11）要向存储器缓冲器之一写入新的数据消息时，存储在一个存储器缓冲器中的当前数据消息的一位的状态提供关于新数据消息是否将覆盖的指示 当前数据消息，当前数据消息未被处理器单元（13）读取，或者新数据消息是否将覆盖当前数据消息，哪个当前数据消息已被处理器单元（13）读取。

公开(公告)号：US5485456A

公开(公告)日：1996-01-16

申请号：US326972

申请日：1994-10-21

申请人： Ronen Shtayer ,  Roni Eliyahu ,  Yehuda Shvager ,  Yaron Ben-Arie

发明人： Ronen Shtayer ,  Roni Eliyahu ,  Yehuda Shvager ,  Yaron Ben-Arie

IPC分类号： H04J3/24 ,  H04L12/56 ,  H04Q11/04

CPC分类号： H04J3/247 ,  H04Q11/0478 ,  H04L2012/5616 ,  H04L2012/5672

摘要： An asynchronous transfer mode (ATM) system has a plurality of physical layers (24, 50, 52, and 26) coupled to one ATM layer (12) for communicating ATM data cells. In order to allow bi-directional communication, both the receive interface and the transmit interface of FIGS. 14 and 15 are coupled between the ATM layer and each physical (PHY) layer in the plurality of physical layers. In order to identify which physical layer of the plurality of physical layers is to either receive or transmit a data cell, a physical layer ID byte is transmitted along with the UTOPIA protocol multi-byte ATM data cell to address one physical layer in the plurality of physical layers.

摘要翻译： 异步传输模式（ATM）系统具有耦合到一个ATM层（12）的多个物理层（24,50,52和26），用于传送ATM数据单元。 为了允许双向通信，图1和图2的接收接口和发送接口都是可以的。 14和15耦合在多个物理层中的ATM层和每个物理（PHY）层之间。 为了识别多个物理层的哪个物理层要接收或发送数据单元，物理层ID字节与UTOPIA协议多字节ATM数据单元一起发送以寻址多个物理层中的一个物理层 物理层。

公开(公告)号：US5892755A

公开(公告)日：1999-04-06

申请号：US768013

申请日：1996-12-13

申请人： Yaron Ben-Arie ,  Roni Eliyahu ,  Ronen Shtayer ,  Yehuda Shvager

发明人： Yaron Ben-Arie ,  Roni Eliyahu ,  Ronen Shtayer ,  Yehuda Shvager

IPC分类号： H04Q3/00 ,  H04L12/56 ,  H04Q11/04

CPC分类号： H04L49/3081 ,  H04L49/30 ,  H04Q11/0478 ,  H04L2012/5679 ,  H04L2012/5681

摘要： A transfer layer of an ATM type used between a switch (216) and a number N of communication channels (218). Each communication channel (218) has second storage arrangement B.sub.0, . . . , B.sub.N-1 for storing cell queues having a length of up to P cells each, one of the second storage arrangements being in a busy condition if a minimum number M of cells is stored therein, where M is lesser of equal P. Each communication channel is assigned to one of the switch queues. The transfer layer (217) has third storage arrangement T for storage of a cell queue having a length of up to L cells. Furthermore the transfer layer (217) selectively disables the input of a cell from one of the switch queues into the third storage arrangement if the second storage arrangement is in a busy condition.

摘要翻译： 在交换机（216）和数目为N个通信信道（218）之间使用的ATM类型的传送层。 每个通信信道（218）具有第二存储布置B0，。 。 。 ，BN-1，用于存储每个具有多达P个单元的长度的单元队列，如果存储有最小数量M的单元，则第二存储装置中的一个处于忙状态，其中M较小的相等P。每个通信 通道分配给其中一个交换机队列。 转移层（217）具有第三存储装置T，用于存储具有长达L个小区的长度的小区队列。 此外，如果第二存储装置处于忙状态，则转移层（217）有选择地将小区的输入从交换队列之一进入第三存储装置。