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    OPCODE TRAPPING
    1.
    发明申请
    OPCODE TRAPPING 审中-公开
    操作码捕捉

    公开(公告)号：US20150186140A1

    公开(公告)日：2015-07-02

    申请号：US14142835

    申请日：2013-12-28

    申请人： Bret L. Toll ,  Buford M. Guy ,  Ronak Singhal ,  Glenn J. Hinton ,  Mishali Naik

    发明人： Bret L. Toll ,  Buford M. Guy ,  Ronak Singhal ,  Glenn J. Hinton ,  Mishali Naik

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30145 ,  G06F9/3861

    摘要： Embodiments of an invention for opcode trapping are disclosed. In one embodiment, a processor includes an instruction unit to receive an instruction, the instruction unit having a match storage location in which to store a match value and a comparator. The comparator is to compare the match value to a portion of the instruction. Control of the processor is to be transferred to a trap handler if the comparator indicates that the match value matches the portion of the instruction.

    摘要翻译： 公开了用于操作码捕获的发明的实施例。 在一个实施例中，处理器包括用于接收指令的指令单元，所述指令单元具有存储匹配值的匹配存储位置和比较器。 比较器将匹配值与指令的一部分进行比较。 如果比较器指示匹配值与指令的部分匹配，则将处理器的控制传送到陷阱处理程序。

    SYSTEMS AND METHODS FOR IMPLEMENTING TRANSACTIONAL MEMORY
    2.
    发明申请
    SYSTEMS AND METHODS FOR IMPLEMENTING TRANSACTIONAL MEMORY 审中-公开
    用于实现交易记忆的系统和方法

    公开(公告)号：US20140281236A1

    公开(公告)日：2014-09-18

    申请号：US13803658

    申请日：2013-03-14

    申请人： William C. Rash ,  Scott D. Hahn ,  Bret L. Toll ,  Glenn J. Hinton

    发明人： William C. Rash ,  Scott D. Hahn ,  Bret L. Toll ,  Glenn J. Hinton

    IPC分类号： G06F12/00

    CPC分类号： G06F12/00 ,  G06F9/467

    摘要： Systems and methods for implementing transactional memory access. An example method may comprise initiating a memory access transaction; executing a transactional read operation, using a first buffer associated with a memory access tracking logic, with respect to a first memory location, and/or a transactional write operation, using a second buffer associated with the memory access tracking logic, with respect to a second memory location; executing a non-transactional read operation with respect to a third memory location, and/or a non-transactional write operation with respect to a fourth memory location; responsive to detecting, by the memory access tracking logic, access by a device other than the processor to the first memory location or the second memory location, aborting the memory access transaction; and completing, irrespectively of the state of the third memory location and the fourth memory location, the memory access transaction responsive to failing to detect a transaction aborting condition.

    摘要翻译： 用于实现事务性存储器访问的系统和方法。 示例性方法可以包括启动存储器访问事务; 执行事务读取操作，使用与存储器访问跟踪逻辑相关联的与存储器访问跟踪逻辑相关联的第一缓冲器相对于第一存储器位置和/或事务写入操作，使用与存储器访问跟踪逻辑相关联的第二缓冲器 第二存储器位置; 执行关于第三存储器位置的非事务性读取操作和/或关于第四存储器位置的非事务写操作; 响应于通过存储器访问跟踪逻辑检测由处理器之外的设备到第一存储器位置或第二存储器位置的访问，中止存储器访问事务; 并且与第三存储器位置和第四存储器位置的状态无关地完成，存储器访问事务响应于不能检测到事务中止条件。

    Machine check architecture execution environment for non-microcoded processor
    9.
    发明授权
    Machine check architecture execution environment for non-microcoded processor 有权
    非微处理器的机器检查体系结构执行环境

    公开(公告)号：US09141461B2

    公开(公告)日：2015-09-22

    申请号：US13924585

    申请日：2013-06-23

    申请人： Willam C. Rash ,  Scott D. Hanh ,  Glenn J. Hinton

    发明人： Willam C. Rash ,  Scott D. Hanh ,  Glenn J. Hinton

    IPC分类号： G06F11/00 ,  G06F11/07 ,  G06F11/14

    CPC分类号： G06F11/0772 ,  G06F11/0724 ,  G06F11/1415 ,  G06F11/142 ,  G06F11/1443 ,  G06F2201/815

    摘要： A technology for implementing a method for a machine check architecture environment. A method of the disclosure includes obtaining an occurrence of an error. The occurrence of the error causes a non-microcoded processing device to enter an error monitoring state. The method further processes the error using a dedicated memory portion for the error monitoring state while the non-microcoded processing device is in the error monitoring state. The error monitoring state is dedicated to error processing. The method further determines information associated with the error. The information associated with the error is in a predefined format.

    摘要翻译： 一种用于实现机器检查架构环境的方法的技术。 本公开的方法包括获得错误的发生。 错误的发生导致非微编码处理设备进入错误监视状态。 该方法使用专用存储器部分处理错误，用于错误监视状态，而非微编码处理设备处于错误监视状态。 错误监控状态专用于错误处理。 该方法进一步确定与错误相关联的信息。 与错误相关联的信息是预定义的格式。

    APPARATUS AND METHOD FOR IMPLEMENTING A MULTI-LEVEL MEMORY HIERARCHY HAVING DIFFERENT OPERATING MODES
    10.
    发明申请
    APPARATUS AND METHOD FOR IMPLEMENTING A MULTI-LEVEL MEMORY HIERARCHY HAVING DIFFERENT OPERATING MODES 有权
    用于实现具有不同操作模式的多级记忆层次的装置和方法

    公开(公告)号：US20130268728A1

    公开(公告)日：2013-10-10

    申请号：US13994731

    申请日：2011-09-30

    申请人： Raj K. Ramanujan ,  Rajat Agarwal ,  Glenn J. Hinton

    发明人： Raj K. Ramanujan ,  Rajat Agarwal ,  Glenn J. Hinton

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0811 ,  G06F12/0246 ,  G06F12/0806 ,  G06F12/0808 ,  G06F12/0815 ,  G06F12/0888 ,  G06F12/0893 ,  G06F2212/205 ,  G06F2212/283 ,  G06F2212/6046 ,  G06F2212/621 ,  G06F2212/7201 ,  G11C7/1045 ,  G11C7/1072 ,  G11C13/0004 ,  G11C14/0045

    摘要： A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as “far memory.” Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as “near memory.” In one embodiment, the “near memory” is configured to operate in a plurality of different modes of operation including (but not limited to) a first mode in which the near memory operates as a memory cache for the far memory and a second mode in which the near memory is allocated a first address range of a system address space with the far memory being allocated a second address range of the system address space, wherein the first range and second range represent the entire system address space.

    摘要翻译： 描述了用于集成包括计算机系统内的非易失性存储器层的存储器和存储层级的系统和方法。 在一个实施例中，PCMS存储器件被用作层次结构中的一个层，有时被称为“远存储器”。 更高性能的存储器件，例如放置在远存储器之前的DRAM，并用于掩盖远存储器的一些性能限制。 这些更高性能的存储器件被称为“接近存储器”。 在一个实施例中，“近存储器”被配置为以多种不同的操作模式操作，包括（但不限于）其中近端存储器作为远存储器的存储器高速缓存操作的第一模式，以及第二模式 其中所述近存储器被分配有系统地址空间的第一地址范围，所述远存储器被分配了所述系统地址空间的第二地址范围，其中所述第一范围和第二范围表示整个系统地址空间。