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    Advisory System for Verifying Sensitive Circuits in Chip-Design
    2.
    发明申请
    Advisory System for Verifying Sensitive Circuits in Chip-Design 有权
    芯片设计中验证敏感电路的咨询系统

    公开(公告)号：US20090172617A1

    公开(公告)日：2009-07-02

    申请号：US12054195

    申请日：2008-03-24

    申请人： Chi-Heng Huang ,  Gary Lin ,  Chu-Fu Chen ,  Yi-Kan Cheng ,  Fu-Lung Hsueh

    发明人： Chi-Heng Huang ,  Gary Lin ,  Chu-Fu Chen ,  Yi-Kan Cheng ,  Fu-Lung Hsueh

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5009

    摘要： A verification system for verifying an integrated circuit design is provided. The verification system includes a functional block finding module configured to identify potential sensitive circuits in the integrated circuit design; and a search module. The search module is configured to find sensitive circuits from the potential sensitive circuits; and verify the sensitive circuits.

    摘要翻译： 提供了用于验证集成电路设计的验证系统。 验证系统包括：功能块查找模块，被配置为识别集成电路设计中的潜在敏感电路; 和搜索模块。 搜索模块被配置为从潜在敏感电路中找到敏感电路; 并验证敏感电路。

    Semiconductor device design method, system and computer-readable medium
    3.
    发明授权
    Semiconductor device design method, system and computer-readable medium 有权
    半导体器件设计方法，系统和计算机可读介质

    公开(公告)号：US08707245B2

    公开(公告)日：2014-04-22

    申请号：US13406108

    申请日：2012-02-27

    申请人： Ching-Shun Yang ,  Ze-Ming Wu ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ching-Shun Yang ,  Ze-Ming Wu ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50 ,  G06F11/22

    CPC分类号： G06F17/5081 ,  G03F7/00 ,  G06F17/5036 ,  G06F2217/82

    摘要： In a semiconductor device design method performed by at least one processor, first and second electrical components are extracted from a layout of a semiconductor device. The semiconductor device has a semiconductor substrate and the first and second electrical components in the semiconductor substrate. Parasitic parameters of a coupling in the semiconductor substrate between the first and second electrical components are extracted using a first tool. Intrinsic parameters of the first and second electrical components are extracted using a second tool different from the first tool. The extracted parasitic parameters and intrinsic parameters are combined into a model of the semiconductor device. The parasitic parameters of the coupling are extracted based on a model of the coupling included in the second tool.

    摘要翻译： 在由至少一个处理器执行的半导体器件设计方法中，从半导体器件的布局中提取第一和第二电子部件。 半导体器件具有半导体衬底和半导体衬底中的第一和第二电子部件。 使用第一工具提取第一和第二电气部件之间的半导体衬底中的耦合的寄生参数。 使用与第一工具不同的第二工具提取第一和第二电气部件的固有参数。 提取的寄生参数和固有参数被组合成半导体器件的模型。 基于包括在第二工具中的耦合模型，提取耦合的寄生参数。

    RC Corner Solutions for Double Patterning Technology
    4.
    发明申请
    RC Corner Solutions for Double Patterning Technology 有权
    用于双重图案化技术的RC角解决方案

    公开(公告)号：US20130275927A1

    公开(公告)日：2013-10-17

    申请号：US13479076

    申请日：2012-05-23

    申请人： Ke-Ying Su ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ke-Ying Su ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method includes determining model parameters for forming an integrated circuit, and generating a techfile using the model parameters. The techfile includes at least two of a C_worst table, a C_best table, and a C_nominal table. The C_worst table stores greatest parasitic capacitances between layout patterns of the integrated circuit when lithography masks comprising the layout patterns shift relative to each other. The C_best table stores smallest parasitic capacitances between the layout patterns when the lithography masks shift relative to each other. The C_nominal table stores nominal parasitic capacitances between the layout patterns when the lithography masks do not shift relative to each other. The techfile is embodied on a tangible non-transitory storage medium.

    摘要翻译： 一种方法包括确定用于形成集成电路的模型参数，以及使用模型参数生成技术文件。 该技术文件包括C_worst表，C_best表和C_nominal表中的至少两个。 当包括布局图案的光刻掩模相对于彼此移动时，C_worst表存储集成电路的布局图案之间的最大寄生电容。 当光刻掩模相对于彼此移动时，C_best表存储布局图案之间的最小寄生电容。 当光刻掩模不相对于彼此移动时，C_nominal表存储布局图案之间的标称寄生电容。 该技术文件体现在有形的非暂时性存储介质上。

    Systems and methods for creating frequency-dependent netlist
    5.
    发明授权
    Systems and methods for creating frequency-dependent netlist 有权
    用于创建频率相关网表的系统和方法

    公开(公告)号：US08453095B2

    公开(公告)日：2013-05-28

    申请号：US13176823

    申请日：2011-07-06

    申请人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    发明人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5077 ,  G06F17/5081

    摘要： A method includes creating a technology file including data for an integrated circuit including at least one die coupled to an interposer and a routing between the at least one die and the interposer, b) creating a netlist including data approximating at least one of capacitive or inductive couplings between conductors in the at least one die and in the interposer based on the technology file, c) simulating a performance of the integrated circuit based on the netlist, d) adjusting the routing between the at least one die and the interposer based on the simulation to reduce the at least one of the capacitive or the inductive couplings, and e) repeating steps c) and d) to optimize the at least one of the capacitive or inductive couplings.

    摘要翻译： 一种方法包括创建包括用于集成电路的数据的技术文件，所述集成电路包括耦合到插入器的至少一个管芯以及所述至少一个管芯和所述插入器之间的布线，b）创建包括接近电容或电感 基于所述技术文件，在所述至少一个管芯中和所述插入器中的导体之间的耦合，c）基于所述网表来模拟所述集成电路的性能，d）基于所述网表调整所述至少一个管芯和所述插入器之间的布线 模拟以减少电容或电感耦合中的至少一个，以及e）重复步骤c）和d）以优化电容或电感耦合中的至少一个。

    Method of generating RC technology file
    6.
    发明授权
    Method of generating RC technology file 有权
    生成RC技术文件的方法

    公开(公告)号：US08418112B2

    公开(公告)日：2013-04-09

    申请号：US13039730

    申请日：2011-03-03

    申请人： Ke-Ying Su ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Yung-Chin Hou

    发明人： Ke-Ying Su ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Yung-Chin Hou

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5077 ,  G06F17/5081

    摘要： A method of generating resistance-capacitance (RC) technology files is disclosed. The method comprises receiving a plurality of metal schemes from an IC foundry and dividing the plurality of metal schemes into one or more modular RC groups. The method further comprises identifying a modular RC structure; calculating capacitance values of the modular RC structure by means of a field solver; calculating an equivalent dielectric constant and an equivalent height of the RC structure based upon a variety of interconnect layers not having interconnects; calculating an equivalent dielectric constant and an equivalent height for each of the plurality of metal schemes; and deriving capacitance values of each of the plurality of metal schemes from the capacitance values of the modular RC structure.

    摘要翻译： 公开了一种产生电阻 - 电容（RC）技术文件的方法。 该方法包括从IC铸造接收多个金属方案并将多个金属方案分成一个或多个模块化RC组。 该方法还包括识别模块化RC结构; 通过场解算器计算模块RC结构的电容值; 基于不具有互连的各种互连层计算RC结构的等效介电常数和等效高度; 计算所述多个金属方案中的每一种的等效介电常数和等效高度; 以及从所述模块化RC结构的电容值导出所述多个金属方案中的每一个的电容值。

    MULTI-PATTERNING METHOD
    7.
    发明申请
    MULTI-PATTERNING METHOD 有权
    多图案方法

    公开(公告)号：US20130074018A1

    公开(公告)日：2013-03-21

    申请号：US13238127

    申请日：2011-09-21

    申请人： Chin-Chang HSU ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Chin-Chang HSU ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G03F1/70

    摘要： A method comprises (a) receiving data representing a layout of a DPT-layer of an integrated circuit generated by a place and route tool, the layout including a plurality of polygons to be formed in the DPT-layer by a multi-patterning process; (b) receiving at least one identification of a subset of the plurality of polygons that are to be formed in the DPT-layer using the same photomask as each other; (c) constructing a graph of the subset of the plurality of polygons and any intervening polygons of the plurality of polygons, where the subset of the plurality of polygons are represented in the graph by a single node, the graph including connections connecting adjacent ones of the polygons in the graph that are positioned within a threshold distance of each other; and (d) identifying a multi-patterning conflict if any subset of the connections form an odd loop.

    摘要翻译： 一种方法包括（a）接收表示由位置和路线工具生成的集成电路的DPT层的布局的数据，该布局包括通过多图案化工艺在DPT层中形成的多个多边形; （b）使用彼此相同的光掩模来接收要在DPT层中形成的多个多边形的子集的至少一个标识; （c）构造所述多个多边形的子集的图形和所述多个多边形中的任何中间多边形，其中所述多个多边形的所述子集由所述图形中的单个节点表示，所述图包括连接相邻的多边形的连接 图中的多边形位于彼此的阈值距离内; 和（d）如果连接的任何子集形成奇数循环，则识别多图案化冲突。

    IC design flow enhancement with CMP simulation
    8.
    发明授权
    IC design flow enhancement with CMP simulation 有权
    IC设计流程增强与CMP模拟

    公开(公告)号：US08336002B2

    公开(公告)日：2012-12-18

    申请号：US11688654

    申请日：2007-03-20

    申请人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Ivy Chiu ,  Ke-Ying Su

    发明人： Gwan Sin Chang ,  Yi-Kan Cheng ,  Ivy Chiu ,  Ke-Ying Su

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5009 ,  G06F17/5031 ,  G06F2217/12 ,  Y02P90/265

    摘要： An integrated circuit (IC) design method includes providing IC design layout data; simulating a chemical mechanical polishing (CMP) process to a material layer based on the IC design layout, to generate various geometrical parameters; extracting resistance and capacitance based on the various geometrical parameters from the simulating of the CMP process; and performing circuit timing analysis based on the extracted resistance and capacitance.

    摘要翻译： 集成电路（IC）设计方法包括提供IC设计布局数据; 基于IC设计布局模拟化学机械抛光（CMP）工艺到材料层，以产生各种几何参数; 根据CMP工艺仿真的各种几何参数提取电阻和电容; 并且基于所提取的电阻和电容来执行电路定时分析。

    Mask-Shift-Aware RC Extraction for Double Patterning Design
    10.
    发明申请
    Mask-Shift-Aware RC Extraction for Double Patterning Design 有权
    双面图案设计的Mask-Shift-Aware RC提取

    公开(公告)号：US20120054696A1

    公开(公告)日：2012-03-01

    申请号：US13167905

    申请日：2011-06-24

    申请人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift. The step of simulating the worst-case performance includes calculating capacitance values corresponding to mask shifts, and the capacitance values are calculated using a high-order equation or a piecewise equation.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。 模拟最坏情况性能的步骤包括计算与掩模移位相对应的电容值，并且使用高阶方程或分段方程计算电容值。