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    Process for fabrication of a transistor gate including high-K gate dielectric with in-situ resist trim, gate etch, and high-K dielectric removal
    1.
    发明授权
    Process for fabrication of a transistor gate including high-K gate dielectric with in-situ resist trim, gate etch, and high-K dielectric removal 有权
    包括高K栅极电介质的晶体管栅极的制造工艺，其具有原位抗蚀剂修整，栅极蚀刻和高K电介质去除

    公开(公告)号：US06790782B1

    公开(公告)日：2004-09-14

    申请号：US10157450

    申请日：2002-05-29

    申请人： Chih-Yuh Yang ,  Cyrus E. Tabery ,  Ming-Ren Lin

    发明人： Chih-Yuh Yang ,  Cyrus E. Tabery ,  Ming-Ren Lin

    IPC分类号： H01L21302

    CPC分类号： H01L21/28123 ,  H01L21/0337 ,  H01L21/28273 ,  H01L29/517

    摘要： The invention provides a method of small geometry gate formation on the surface of a high-K gate dielectric. The method provides for processing steps that include gate pattern trimming, gate stack etch, and removal of exposed regions of the high-K dielectric to be performed efficiently in a single etch chamber. As such, process complexity and processing costs are reduced while throughput and overall process efficiency is improved. The method includes fabricating a high-K gate dielectric etch stop dielectric layer on the surface of a silicon substrate to protect the silicon substrate from erosion during an etch step and to prove a gate dielectric. A polysilicon layer is fabricated above the high-K dielectric layer. An anti-reflective coating layer above the polysilicon layer, and a mask is fabricated above the anti-reflective coating layer to define a gate region and an erosion region. The sequence of etching steps discussed above are performed in-situ in an enclosed high density plasma etching chamber environment.

    摘要翻译： 本发明提供了在高K栅极电介质的表面上形成小几何形状的栅极的方法。 该方法提供了处理步骤，其包括在单个蚀刻室中有效执行的栅极图案修整，栅极堆叠蚀刻和去除高K电介质的暴露区域。 因此，降低了处理复杂性和处理成本，同时提高了吞吐量和整体处理效率。 该方法包括在硅衬底的表面上制造高K栅电介质蚀刻阻挡介电层，以在蚀刻步骤期间保护硅衬底免受腐蚀并证明栅极电介质。 在高K电介质层上方制造多晶硅层。 在多晶硅层上方的抗反射涂层和在抗反射涂层上方制造掩模以限定栅极区域和侵蚀区域。 上述蚀刻步骤的顺序在封闭的高密度等离子体蚀刻室环境中原位进行。

    Double and triple gate MOSFET devices and methods for making same
    2.
    发明授权
    Double and triple gate MOSFET devices and methods for making same 有权
    双栅极和三栅极MOSFET器件及其制造方法

    公开(公告)号：US08222680B2

    公开(公告)日：2012-07-17

    申请号：US10274961

    申请日：2002-10-22

    申请人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

    发明人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

    IPC分类号： H01L29/72

    CPC分类号： H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/66818

    摘要： A double gate metal-oxide semiconductor field-effect transistor (MOSFET) includes a fin, a first gate and a second gate. The first gate is formed on top of the fin. The second gate surrounds the fin and the first gate. In another implementation, a triple gate MOSFET includes a fin, a first gate, a second gate, and a third gate. The first gate is formed on top of the fin. The second gate is formed adjacent the fin. The third gate is formed adjacent the fin and opposite the second gate.

    摘要翻译： 双栅极金属氧化物半导体场效应晶体管（MOSFET）包括鳍状物，第一栅极和第二栅极。 第一个门形成在鳍的顶部。 第二个门围绕翅片和第一个门。 在另一实施方案中，三栅极MOSFET包括鳍片，第一栅极，第二栅极和第三栅极。 第一个门形成在鳍的顶部。 第二个门形成在翅片附近。 第三栅极形成在翅片附近并与第二栅极相对。

    Double and triple gate MOSFET devices and methods for making same
    3.
    发明授权
    Double and triple gate MOSFET devices and methods for making same 有权
    双栅极和三栅极MOSFET器件及其制造方法

    公开(公告)号：US08580660B2

    公开(公告)日：2013-11-12

    申请号：US13523603

    申请日：2012-06-14

    申请人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

    发明人： Ming-Ren Lin ,  Judy Xilin An ,  Zoran Krivokapic ,  Cyrus E. Tabery ,  Haihong Wang ,  Bin Yu

    IPC分类号： H01L29/72

    CPC分类号： H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/66818

    摘要： A double gate metal-oxide semiconductor field-effect transistor (MOSFET) includes a fin, a first gate and a second gate. The first gate is formed on top of the fin. The second gate surrounds the fin and the first gate. In another implementation, a triple gate MOSFET includes a fin, a first gate, a second gate, and a third gate. The first gate is formed on top of the fin. The second gate is formed adjacent the fin. The third gate is formed adjacent the fin and opposite the second gate.

    摘要翻译： 双栅极金属氧化物半导体场效应晶体管（MOSFET）包括鳍状物，第一栅极和第二栅极。 第一个门形成在鳍的顶部。 第二个门围绕翅片和第一个门。 在另一实施方案中，三栅极MOSFET包括鳍片，第一栅极，第二栅极和第三栅极。 第一个门形成在鳍的顶部。 第二个门形成在翅片附近。 第三栅极形成在翅片附近并与第二栅极相对。

    Spacers with a graded dielectric constant for semiconductor devices having a high-K dielectric
    4.
    发明授权
    Spacers with a graded dielectric constant for semiconductor devices having a high-K dielectric 有权
    具有高K电介质的半导体器件具有渐变介电常数的间隔物

    公开(公告)号：US06764966B1

    公开(公告)日：2004-07-20

    申请号：US10085278

    申请日：2002-02-27

    申请人： William George En ,  Arvind Halliyal ,  Ming-Ren Lin ,  Minh Van Ngo ,  Chih-Yuh Yang

    发明人： William George En ,  Arvind Halliyal ,  Ming-Ren Lin ,  Minh Van Ngo ,  Chih-Yuh Yang

    IPC分类号： H01L2128

    CPC分类号： H01L29/6656 ,  H01L29/66833 ,  H01L29/78

    摘要： A semiconductor device formed on a semiconductor substrate having an active region and a method of making the same is disclosed. The semiconductor device includes a dielectric layer interposed between a gate electrode and the semiconductor substrate. Further, the semiconductor device includes graded dielectric constant spacers formed on sidewalls of the dielectric layer, sidewalls of the gate electrode and portions of an upper surface of the semiconductor substrate. The dielectric constant of the graded dielectric constant spacers decreases in a direction away from the sidewalls of the dielectric layer.

    摘要翻译： 公开了一种形成在具有有源区的半导体衬底上的半导体器件及其制造方法。 半导体器件包括插入在栅电极和半导体衬底之间的电介质层。 此外，半导体器件包括形成在电介质层的侧壁，栅电极的侧壁和半导体衬底的上表面的部分上的渐变介电常数间隔物。 梯度介电常数间隔物的介电常数在远离介电层的侧壁的方向上减小。

    Treatment of dielectric material to enhance etch rate
    5.
    发明授权
    Treatment of dielectric material to enhance etch rate 有权
    处理电介质材料以提高蚀刻速率

    公开(公告)号：US06905971B1

    公开(公告)日：2005-06-14

    申请号：US10331938

    申请日：2002-12-30

    申请人： Cyrus Tabery ,  Chih-Yuh Yang ,  William G. En ,  Joong S. Jeon ,  Minh Van Ngo ,  Ming-Ren Lin

    发明人： Cyrus Tabery ,  Chih-Yuh Yang ,  William G. En ,  Joong S. Jeon ,  Minh Van Ngo ,  Ming-Ren Lin

    IPC分类号： H01L21/302 ,  H01L21/311 ,  H01L21/461

    CPC分类号： H01L21/31116 ,  H01L21/31122

    摘要： In one embodiment, the present invention relates to a method for pre-treating and etching a dielectric layer in a semiconductor device comprising the steps of: (A) pre-treating one or more exposed portions of a dielectric layer with a plasma in a plasma etching tool to increase removal rate of the one or more exposed portions upon etching; and (B) removing the one or more exposed portions of the dielectric layer in the same plasma etching tool of step (A) via plasma etching.

    摘要翻译： 在一个实施例中，本发明涉及一种用于在半导体器件中预处理和蚀刻电介质层的方法，包括以下步骤：（A）用等离子体中的等离子体预处理介电层的一个或多个暴露部分 蚀刻工具，以在蚀刻时增加一个或多个暴露部分的去除速率; 和（B）通过等离子体蚀刻在步骤（A）的相同等离子体蚀刻工具中去除介电层的一个或多个暴露部分。

    FULLY SILICIDED GATE STRUCTURE FOR FINFET DEVICES
    8.
    发明申请
    FULLY SILICIDED GATE STRUCTURE FOR FINFET DEVICES 有权
    FINFET器件的完全硅胶结构

    公开(公告)号：US20060177998A1

    公开(公告)日：2006-08-10

    申请号：US11379435

    申请日：2006-04-20

    申请人： Ming-Ren Lin ,  Witold Maszara ,  Haihong Wang ,  Bin Yu

    发明人： Ming-Ren Lin ,  Witold Maszara ,  Haihong Wang ,  Bin Yu

    IPC分类号： H01L21/3205

    CPC分类号： H01L29/785 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/7842

    摘要： A method may include forming a gate electrode over a fin structure, depositing a first metal layer on a top surface of the gate electrode, performing a first silicide process to convert a portion of the gate electrode into a metal-silicide compound, depositing a second metal layer on a top surface of the metal-silicide compound, and performing a second silicide process to form a fully-silicided gate electrode.

    摘要翻译： 一种方法可以包括在鳍结构上形成栅电极，在栅电极的顶表面上沉积第一金属层，执行第一硅化工艺以将栅电极的一部分转化为金属硅化物， 在金属硅化物化合物的顶表面上的金属层，并且执行第二硅化物处理以形成全硅化物栅电极。

    Transistor with local insulator structure
    10.
    发明授权
    Transistor with local insulator structure 失效
    具有局部绝缘体结构的晶体管

    公开(公告)号：US06670260B1

    公开(公告)日：2003-12-30

    申请号：US09577332

    申请日：2000-05-24

    申请人： Bin Yu ,  Ming-Ren Lin ,  Shekhar Pramanick

    发明人： Bin Yu ,  Ming-Ren Lin ,  Shekhar Pramanick

    IPC分类号： H01L21425

    CPC分类号： H01L29/6659 ,  H01L29/0649 ,  H01L29/78

    摘要： A thin filmed fully-depleted silicon-on-insulator (SOI) metal oxide semiconductor field defect transistor (MOSFET) utilizes a local insulation structure. The local insulative structure includes a buried silicon dioxide region under the channel region. The MOSFET body thickness is very small and yet silicon available outside of the channel region and buried silicon dioxide region is available for sufficient depths of silicide in the source and drain regions. The buried silicon dioxide region can be formed by a trench isolation technique or a LOCOS technique.

    摘要翻译： 薄膜完全耗尽的绝缘体上硅（SOI）金属氧化物半导体场缺陷晶体管（MOSFET）利用局部绝缘结构。 局部绝缘结构包括沟道区下方的埋置二氧化硅区域。 MOSFET体的厚度非常小，而在沟道区域和掩埋的二氧化硅区域之外可用的硅可用于源极和漏极区域中足够的硅化物深度。 掩埋的二氧化硅区域可以通过沟槽隔离技术或LOCOS技术形成。