公开(公告)号：US08753904B2

公开(公告)日：2014-06-17

申请号：US13491252

申请日：2012-06-07

申请人： Chun Hsiung Tsai ,  Sheng-Wen Yu ,  De-Wei Yu

发明人： Chun Hsiung Tsai ,  Sheng-Wen Yu ,  De-Wei Yu

IPC分类号： H01L21/00

CPC分类号： G01B11/14 ,  G01N21/55 ,  H01L21/324 ,  H01L22/12 ,  H01L22/20

摘要： The present disclosure provides a method and system for characterizing a pattern loading effect. A method may include performing a reflectivity measurement on a semiconductor wafer and determining an anneal process technique based on the reflectivity measurement. The determining the anneal process technique may include determining a spatial distance for a reflectivity change using a reflectivity map generated using the reflectivity measurement. This spatial distance is compared with the thermal diffusion length associated with each of the plurality of anneal process techniques. In an embodiment, a thermal profile map and/or a device performance map may be provided.

摘要翻译： 本公开提供了用于表征模式加载效应的方法和系统。 一种方法可以包括在半导体晶片上执行反射率测量并且基于反射率测量确定退火处理技术。 确定退火处理技术可以包括使用使用反射率测量生成的反射率图来确定反射率变化的空间距离。 将该空间距离与与多个退火处理技术中的每一个相关联的热扩散长度进行比较。 在一个实施例中，可以提供热分布图和/或设备性能图。

公开(公告)号：US20130330847A1

公开(公告)日：2013-12-12

申请号：US13491252

申请日：2012-06-07

申请人： Chun Hsiung Tsai ,  Sheng-Wen Yu ,  De-Wei Yu

发明人： Chun Hsiung Tsai ,  Sheng-Wen Yu ,  De-Wei Yu

IPC分类号： H01L21/66 ,  G06F15/00

CPC分类号： G01B11/14 ,  G01N21/55 ,  H01L21/324 ,  H01L22/12 ,  H01L22/20

摘要： The present disclosure provides a method and system for characterizing a pattern loading effect. A method may include performing a reflectivity measurement on a semiconductor wafer and determining an anneal process technique based on the reflectivity measurement. The determining the anneal process technique may include determining a spatial distance for a reflectivity change using a reflectivity map generated using the reflectivity measurement. This spatial distance is compared with the thermal diffusion length associated with each of the plurality of anneal process techniques. In an embodiment, a thermal profile map and/or a device performance map may be provided.

摘要翻译： 本公开提供了用于表征模式加载效应的方法和系统。 一种方法可以包括在半导体晶片上执行反射率测量并且基于反射率测量确定退火处理技术。 确定退火处理技术可以包括使用使用反射率测量生成的反射率图来确定反射率变化的空间距离。 将该空间距离与与多个退火处理技术中的每一个相关联的热扩散长度进行比较。 在一个实施例中，可以提供热分布图和/或设备性能图。

公开(公告)号：US08187928B2

公开(公告)日：2012-05-29

申请号：US12886713

申请日：2010-09-21

申请人： De-Wei Yu ,  Chun Hsiung Tsai ,  Yu-Lien Huang ,  Chien-Tai Chan ,  Wen-Sheh Huang

发明人： De-Wei Yu ,  Chun Hsiung Tsai ,  Yu-Lien Huang ,  Chien-Tai Chan ,  Wen-Sheh Huang

IPC分类号： H01L21/00 ,  H01L27/108

CPC分类号： H01L29/66803 ,  H01L21/2236 ,  H01L21/2253 ,  H01L29/7848

摘要： A method of forming an integrated circuit includes forming a gate structure over a substrate. A plasma doping (PLAD) process is performed to at least a portion of the substrate that is adjacent to the gate structure. The doped portion of the substrate is annealed in an ambient with an oxygen-containing chemical.

摘要翻译： 形成集成电路的方法包括在衬底上形成栅极结构。 对与栅极结构相邻的衬底的至少一部分进行等离子体掺杂（PLAD）处理。 衬底的掺杂部分在含氧化学物质的环境中退火。

公开(公告)号：US08980719B2

公开(公告)日：2015-03-17

申请号：US12768884

申请日：2010-04-28

申请人： Chun Hsiung Tsai ,  Yu-Lien Huang ,  De-Wei Yu

发明人： Chun Hsiung Tsai ,  Yu-Lien Huang ,  De-Wei Yu

IPC分类号： H01L21/225 ,  H01L29/66

CPC分类号： H01L29/785 ,  H01L21/02274 ,  H01L21/2254 ,  H01L21/2255 ,  H01L21/324 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/167 ,  H01L29/66803 ,  H01L29/7834 ,  H01L29/7842

摘要： An embodiment of the disclosure includes doping a FinFET. A dopant-rich layer comprising an dopant is formed on a top surface and sidewalls of a semiconductor fin of a substrate. A cap layer is formed to cover the dopant-rich layer. The substrate is annealed to drives the dopant from the dopant-rich layer into the semiconductor fin.

摘要翻译： 本公开的实施例包括掺杂FinFET。 在衬底的半导体翅片的顶表面和侧壁上形成包含掺杂剂的富掺杂层。 形成覆盖富掺杂层的覆盖层。 将衬底退火以将掺杂剂从富掺杂剂层驱动到半导体鳍片中。

公开(公告)号：US20120015459A1

公开(公告)日：2012-01-19

申请号：US12837114

申请日：2010-07-15

申请人： Chun Hsiung Tsai ,  Han-Pin Chung ,  Ming-Hsi Yeh ,  De-Wei Yu ,  Kuan-Yu Chen

发明人： Chun Hsiung Tsai ,  Han-Pin Chung ,  Ming-Hsi Yeh ,  De-Wei Yu ,  Kuan-Yu Chen

IPC分类号： H01L21/66 ,  H01L21/30 ,  H01L21/26

CPC分类号： H01L21/324 ,  H01L21/67115 ,  H01L21/67248

摘要： A semiconductor device and a method of manufacturing are provided. In some embodiments, a backside annealing process such that a first heat source is placed along a backside of the substrate. In other embodiments, the first heat source is used in combination with an anti-reflection dielectric (ARD) layer is deposited over the substrate. In yet other embodiments, a second heat source is placed along a front side of the substrate in addition to the first heat source placed on the backside of the substrate. In yet other embodiments, a heat shield may be placed between the substrate and the second heat source on the front side of the substrate. In yet further embodiments, a single heat source may be used on the front side of the substrate in combination with the ARD layer. A reflectivity scan may be performed to determine which anneal stage (RTA or MSA or both) to place thermal leveling solution.

摘要翻译： 提供半导体器件和制造方法。 在一些实施例中，背面退火工艺使得第一热源沿着衬底的背面放置。 在其他实施例中，第一热源与抗反射电介质（ARD）层结合使用沉积在衬底上。 在其他实施例中，除了放置在基板的背面上的第一热源之外，沿着基板的前侧放置第二热源。 在其他实施例中，可以在衬底和衬底的前侧上的第二热源之间放置隔热罩。 在另外的实施例中，单个热源可以与ARD层组合在基板的正面上使用。 可以进行反射率扫描以确定哪个退火阶段（RTA或MSA或两者）放置热均衡溶液。

公开(公告)号：US09012310B2

公开(公告)日：2015-04-21

申请号：US13493626

申请日：2012-06-11

申请人： Chun Hsiung Tsai ,  Yi-Fang Pai

发明人： Chun Hsiung Tsai ,  Yi-Fang Pai

IPC分类号： H01L21/00 ,  H01L21/02 ,  H01L21/8234 ,  H01L29/08 ,  H01L29/165 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L27/088 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/823425 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/167 ,  H01L29/41783 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

摘要： Mechanisms for forming source/drain (S/D) regions of field effect transistors (FETs) are provided. The mechanisms eliminate dislocations near gate corners and gate corner defects (GCDs), and maintain transistor performance. The mechanisms described involve using a post-deposition etch to remove residual dislocations near gate corners after a cyclic deposition and etching (CDE) process is used to fill a portion of the recess regions with an epitaxially grown silicon-containing material. The mechanisms described also minimize the growth of dislocations near gate corners during the CDE process. The remaining recess regions may be filled by another silicon-containing layer deposited by an epitaxial process without forming dislocations near gate corners. The embodiments described enable gate corners to be free of dislocation defects, preserve the device performance from degradation, and widen the process window of forming S/D regions without gate corner defects and chamber matching issues.

摘要翻译： 提供了用于形成场效应晶体管（FET）的源极/漏极（S / D）区域的机构。 这些机制消除了栅极拐角和栅极角缺陷（GCD）附近的位错，并保持了晶体管的性能。 所描述的机理涉及在循环沉积和蚀刻（CDE）工艺用外延生长的含硅材料填充一部分凹陷区域之后使用后沉积蚀刻去除栅极角附近的残留位错。 所描述的机理还使CDE过程中门角附近的位错生长最小化。 剩余的凹陷区域可以由通过外延工艺沉积的另一个含硅层填充，而不会在栅极拐角附近形成位错。 所描述的实施方式使得栅极角不受位错缺陷，保护器件性能不受降解，并且扩大了形成S / D区域的过程窗口，而没有门角缺陷和腔室匹配问题。

公开(公告)号：US08592915B2

公开(公告)日：2013-11-26

申请号：US13012948

申请日：2011-01-25

申请人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

发明人： Yu-Lien Huang ,  Chun Hsiung Tsai ,  Chii-Ming Wu ,  Ziwei Fang

IPC分类号： H01L29/76

CPC分类号： H01L21/76237 ,  H01L21/02321 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/76224

摘要： The embodiments described provide methods and structures for doping oxide in the STIs with carbon to make etch rate in the narrow and wide structures equal and also to make corners of wide STIs strong. Such carbon doping can be performed by ion beam (ion implant) or by plasma doping. The hard mask layer can be used to protect the silicon underneath from doping. By using the doping mechanism, the even surface topography of silicon and STI enables patterning of gate structures and ILD0 gapfill for advanced processing technology.

摘要翻译： 所描述的实施例提供了用碳掺杂氧化物的方法和结构，以使窄和宽结构中的蚀刻速率相等并且也使得宽STI的拐角变强。 这种碳掺杂可以通过离子束（离子注入）或通过等离子体掺杂来进行。 硬掩模层可用于保护下面的硅不被掺杂。 通过使用掺杂机制，硅和STI的均匀表面形貌使得门结构和ILD0间隙填充的图案化能够用于先进的加工技术。

公开(公告)号：US20120112248A1

公开(公告)日：2012-05-10

申请号：US12941509

申请日：2010-11-08

申请人： Chii-Ming Wu ,  Yu Lien Huang ,  Chun Hsiung Tsai

发明人： Chii-Ming Wu ,  Yu Lien Huang ,  Chun Hsiung Tsai

IPC分类号： H01L29/78 ,  H01L21/265

CPC分类号： H01L29/7831 ,  H01L21/2236 ,  H01L21/823418 ,  H01L21/823431 ,  H01L29/66795 ,  H01L29/66803

摘要： The embodiments of methods and structures are for doping fin structures by plasma doping processes to enable formation of shallow lightly doped source and drain (LDD) regions. The methods involve a two-step plasma doping process. The first step plasma process uses a heavy carrier gas, such as a carrier gas with an atomic weight equal to or greater than about 20 amu, to make the surfaces of fin structures amorphous and to reduce the dependence of doping rate on crystalline orientation. The second step plasma process uses a lighter carrier gas, which is lighter than the carrier gas for the first step plasma process, to drive the dopants deeper into the fin structures. The two-step plasma doping process produces uniform dopant profile beneath the outer surfaces of the fin structures.

摘要翻译： 方法和结构的实施例用于通过等离子体掺杂工艺掺杂鳍结构，以形成浅掺杂的源极和漏极（LDD）区域。 该方法涉及两步等离子体掺杂工艺。 第一级等离子体工艺使用重载气，例如原子量等于或大于约20amu的载气，以使翅片结构的表面无定形并且降低掺杂速率对晶体取向的依赖性。 第二级等离子体处理使用比用于第一级等离子体处理的载气轻的载气，以将掺杂剂更深地驱动到鳍结构中。 两级等离子体掺杂工艺在翅片结构的外表面下方产生均匀的掺杂剂分布。

公开(公告)号：US20110171795A1

公开(公告)日：2011-07-14

申请号：US12686246

申请日：2010-01-12

申请人： Chun Hsiung Tsai ,  Chien-Chang Su ,  Tsung-Hung Li ,  Da-Wen Lin ,  Wen-Sheh Huang

发明人： Chun Hsiung Tsai ,  Chien-Chang Su ,  Tsung-Hung Li ,  Da-Wen Lin ,  Wen-Sheh Huang

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L29/7848 ,  H01L21/26513 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/66803

摘要： A method of forming an integrated circuit includes providing a semiconductor wafer; and forming a fin field-effect transistor (FinFET) including implanting the semiconductor wafer using a hot-implantation to form an implanted region in the FinFET. The implanted region comprises a region selected from the group consisting essentially of a lightly doped source and drain region, a pocket region, and a deep source drain region.

摘要翻译： 一种形成集成电路的方法包括：提供半导体晶片; 以及形成鳍状场效应晶体管（FinFET），其包括使用热注入植入所述半导体晶片以在所述FinFET中形成注入区域。 注入区域包括从基本上由轻掺杂的源极和漏极区域，口袋区域和深源极漏极区域组成的组中选择的区域。

公开(公告)号：US10128115B2

公开(公告)日：2018-11-13

申请号：US12713356

申请日：2010-02-26

申请人： Chun-Feng Nieh ,  Mao-Rong Yeh ,  Chun Hsiung Tsai ,  Chii-Ming Wu

发明人： Chun-Feng Nieh ,  Mao-Rong Yeh ,  Chun Hsiung Tsai ,  Chii-Ming Wu

IPC分类号： H01L21/00 ,  H01L21/265 ,  H01L21/8238 ,  H01L29/66 ,  H01L29/10

摘要： A method of forming MOS transistor includes the steps of performing a pocket implantation process on a substrate having a gate stack, performing a co-implanted ion implantation process on the substrate at a temperature less than room temperature, performing a lightly doped source/drain implantation process on the substrate, and forming source and drain regions in the substrate, adjacent the gate stack.