公开(公告)号：US08631205B1

公开(公告)日：2014-01-14

申请号：US13491413

申请日：2012-06-07

申请人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

发明人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

IPC分类号： G06F12/06

CPC分类号： G06F13/24 ,  G06F12/0808 ,  G06F12/0813 ,  G06F12/0815 ,  G06F12/1027 ,  G06F12/1045 ,  G06F13/16 ,  G06F13/4022 ,  G06F2212/60 ,  G06F2212/621 ,  G06F2212/682 ,  H04L49/109

摘要： An apparatus comprises a plurality of processor cores, each comprising a computation unit and a memory. The apparatus further comprises an interconnection network to transmit data among the processor cores. At least some of the memories are configured as a cache for memory external to the processor cores, and at least some of the processor cores are configured to transmit a message over the interconnection network to access a cache of another processor core.

摘要翻译： 一种装置包括多个处理器核心，每个处理器核心包括计算单元和存储器。 该装置还包括互连网络以在处理器核心之间传送数据。 至少一些存储器被配置为处理器核心外部的存储器的高速缓存，并且至少一些处理器核心被配置为通过互连网络传送消息以访问另一处理器核心的高速缓存。

公开(公告)号：US08738860B1

公开(公告)日：2014-05-27

申请号：US13280927

申请日：2011-10-25

申请人： Patrick Robert Griffin ,  Mathew Hostetter ,  Anant Agarwal ,  Chyi-Chang Miao ,  Christopher D. Metcalf ,  Bruce Edwards ,  Carl G. Ramey ,  Mark B. Rosenbluth ,  David M. Wentzlaff ,  Christopher J. Jackson ,  Ben Harrison ,  Kenneth M. Steele ,  John Amann ,  Shane Bell ,  Richard Conlin ,  Kevin Joyce ,  Christine Deignan ,  Liewei Bao ,  Matthew Mattina ,  Ian Rudolf Bratt ,  Richard Schooler

发明人： Patrick Robert Griffin ,  Mathew Hostetter ,  Anant Agarwal ,  Chyi-Chang Miao ,  Christopher D. Metcalf ,  Bruce Edwards ,  Carl G. Ramey ,  Mark B. Rosenbluth ,  David M. Wentzlaff ,  Christopher J. Jackson ,  Ben Harrison ,  Kenneth M. Steele ,  John Amann ,  Shane Bell ,  Richard Conlin ,  Kevin Joyce ,  Christine Deignan ,  Liewei Bao ,  Matthew Mattina ,  Ian Rudolf Bratt ,  Richard Schooler

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/1441

摘要： A computing system comprises one or more cores. Each core comprises a processor. In some implementations, each processor is coupled to a communication network among the cores. In some implementations, a switch in each core includes switching circuitry to forward data received over data paths from other cores to the processor and to switches of other cores, and to forward data received from the processor to switches of other cores.

摘要翻译： 计算系统包括一个或多个核心。 每个核心包括处理器。 在一些实现中，每个处理器耦合到核心之间的通信网络。 在一些实现中，每个核心中的交换机包括交换电路，用于将通过数据路径从其他核到达处理器的数据路径接收的数据转发到其他核心的交换机，并将从处​​理器接收的数据转发到其他核心的交换机。

公开(公告)号：US08677081B1

公开(公告)日：2014-03-18

申请号：US13211065

申请日：2011-08-16

申请人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

发明人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

IPC分类号： G06F13/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A processor includes a plurality of cache memories, and a plurality of processor cores, each associated with one of the cache memories. Each of at least some of the cache memories is associated with information indicating whether data stored in the cache memory is shared among multiple processor cores.

摘要翻译： 处理器包括多个高速缓存存储器和多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联。 至少一些高速缓冲存储器中的每一个与指示存储在高速缓冲存储器中的数据是否在多个处理器核之间共享的信息相关联。

公开(公告)号：US10013391B1

公开(公告)日：2018-07-03

申请号：US13969718

申请日：2013-08-19

申请人： Anant Agarwal ,  David M. Wentzlaff

发明人： Anant Agarwal ,  David M. Wentzlaff

IPC分类号： G06F15/76 ,  G06F9/455 ,  G06F9/30

CPC分类号： G06F15/76 ,  G06F8/52 ,  G06F9/30174 ,  G06F9/30189 ,  G06F9/3828 ,  G06F9/3836 ,  G06F9/3897 ,  G06F9/455 ,  G06F9/45504 ,  G06F9/5061 ,  G06F15/7867 ,  G06F2209/5011

摘要： An integrated circuit includes a plurality of processor core. Processing instructions in the integrated circuit includes: managing a plurality of sets of processor cores, each set including one or more processor cores assigned to a function associated with executing instructions; and reconfiguring the number of processor cores assigned to at least one of the sets during execution based on characteristics associated with executing the instructions.

公开(公告)号：US08560780B1

公开(公告)日：2013-10-15

申请号：US13553884

申请日：2012-07-20

申请人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

发明人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A multicore processor comprises a plurality of cache memories, and a plurality of processor cores, each associated with one of the cache memories. Each of at least some of the cache memories is configured to maintain at least a portion of the cache memory in which each cache line is dynamically managed as either local to the associated processor core or shared among multiple processor cores.

摘要翻译： 多核处理器包括多个高速缓存存储器和多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联。 至少一些高速缓存存储器中的每一个被配置为保持高速缓冲存储器的至少一部分，其中每个高速缓存行被动态地管理为相关联的处理器核心的本地或在多个处理器核心之间共享。

公开(公告)号：US08112581B1

公开(公告)日：2012-02-07

申请号：US12958920

申请日：2010-12-02

申请人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

发明人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A multicore processor comprises a plurality of cache memories; a plurality of processor cores, each associated with one of the cache memories; one or more memory interfaces providing memory access paths from the cache memories to a main memory; and one or more directory controllers for respective portions of the main memory, each associated with corresponding storage for directory state. Each corresponding storage provides space for maintaining directory state for each memory line that is indicated as stored in at least one of the cache memories such that the space for maintaining directory state is independent of the size of the main memory.

摘要翻译： 多核处理器包括多个高速缓冲存储器; 多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联; 一个或多个存储器接口，提供从高速缓冲存储器到主存储器的存储器访问路径; 以及用于主存储器的相应部分的一个或多个目录控制器，每个与用于目录状态的相应存储器相关联。 每个对应的存储器提供用于维护指示为存储在至少一个高速缓存存储器中的每个存储器线的目录状态的空间，使得用于维护目录状态的空间与主存储器的大小无关。

公开(公告)号：US07987321B1

公开(公告)日：2011-07-26

申请号：US12966686

申请日：2010-12-13

申请人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

发明人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A multicore processor comprises a plurality of cache memories, and a plurality of processor cores, each associated with one of the cache memories. Each of at least some of the cache memories is configured to maintain at least a portion of the cache memory in which each cache line is dynamically managed as either local to the associated processor core or shared among multiple processor cores.

摘要翻译： 多核处理器包括多个高速缓存存储器和多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联。 至少一些高速缓存存储器中的每一个被配置为保持高速缓冲存储器的至少一部分，其中每个高速缓存行被动态地管理为相关联的处理器核心的本地或在多个处理器核心之间共享。

公开(公告)号：US07853754B1

公开(公告)日：2010-12-14

申请号：US11754062

申请日：2007-05-25

申请人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

发明人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A multicore processor comprises a plurality of cache memories; a plurality of processor cores, each associated with one of the cache memories; one or more memory interfaces providing memory access paths from the cache memories to a main memory; and one or more directory controllers for respective portions of the main memory, each associated with corresponding storage for directory state. Each corresponding storage provides space for maintaining directory state for each memory line that is indicated as stored in at least one of the cache memories such that the space for maintaining directory state is independent of the size of the main memory.

摘要翻译： 多核处理器包括多个高速缓冲存储器; 多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联; 一个或多个存储器接口，提供从高速缓冲存储器到主存储器的存储器访问路径; 以及用于主存储器的相应部分的一个或多个目录控制器，每个与用于目录状态的相应存储器相关联。 每个对应的存储器提供用于维护指示为存储在至少一个高速缓存存储器中的每个存储器线的目录状态的空间，使得用于维护目录状态的空间与主存储器的大小无关。

公开(公告)号：US08234451B1

公开(公告)日：2012-07-31

申请号：US13190035

申请日：2011-07-25

申请人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

发明人： Anant Agarwal ,  Ian R. Bratt ,  Matthew Mattina

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A multicore processor comprises a plurality of cache memories, and a plurality of processor cores, each associated with one of the cache memories. Each of at least some of the cache memories is configured to maintain at least a portion of the cache memory in which each cache line is dynamically managed as either local to the associated processor core or shared among multiple processor cores.

摘要翻译： 多核处理器包括多个高速缓存存储器和多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联。 至少一些高速缓存存储器中的每一个被配置为保持高速缓冲存储器的至少一部分，其中每个高速缓存行被动态地管理为相关联的处理器核心的本地或在多个处理器核心之间共享。

公开(公告)号：US07620791B1

公开(公告)日：2009-11-17

申请号：US11404207

申请日：2006-04-14

申请人： David Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

发明人： David Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

IPC分类号： G06F12/08

CPC分类号： G06F12/1027 ,  G06F12/0815 ,  G06F12/084 ,  G06F12/0844

摘要： An integrated circuit comprises a plurality of tiles. Each tile comprises a processor, and a switch including switching circuitry to forward data received over data paths from other tiles to the processor and to switches of other tiles, and to forward data received from the processor to switches of other tiles. The integrated circuit further includes a plurality of memory interface modules including circuitry to access a respective external memory, each memory interface module coupled to a switch of at least one tile. At least some of the tiles are configured to access an address in an external memory by sending from the switch a packet that includes a physical memory address that includes the external memory address and information identifying the corresponding external memory.

摘要翻译： 集成电路包括多个瓦片。 每个瓦片包括处理器和开关，其包括切换电路，用于将通过数据路径从其他瓦片接收的数据转发到处理器，并转换到其他瓦片，以及将从处理器接收的数据转发到其他瓦片的切换。 集成电路还包括多个存储器接口模块，其包括用于访问相应的外部存储器的电路，每个存储器接口模块耦合到至少一个瓦片的开关。 至少一些瓦片被配置为通过从交换机发送包括包括外部存储器地址的物理存储器地址和识别对应的外部存储器的信息的分组来访问外部存储器中的地址。