公开(公告)号：US20110173422A1

公开(公告)日：2011-07-14

申请号：US12684860

申请日：2010-01-08

申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

IPC分类号： G06F9/44 ,  G06F15/00 ,  G06F9/06

CPC分类号： G06F9/30079 ,  G06F9/3851

摘要： A system and method for enhancing performance of a computer which includes a computer system including a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processer. The processor processes instructions from the program. A wait state in the processor waits for receiving specified data. A thread in the processor has a pause state wherein the processor waits for specified data. A pin in the processor initiates a return to an active state from the pause state for the thread. A logic circuit is external to the processor, and the logic circuit is configured to detect a specified condition. The pin initiates a return to the active state of the thread when the specified condition is detected using the logic circuit.

摘要翻译： 一种用于增强计算机性能的系统和方法，其包括包括数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，程序的步骤由处理器执行。 处理器处理来自程序的指令。 处理器中的等待状态等待接收指定的数据。 处理器中的线程具有暂停状态，其中处理器等待指定的数据。 处理器中的引脚从线程的暂停状态启动返回到活动状态。 逻辑电路在处理器外部，并且逻辑电路被配置为检测指定的条件。 当使用逻辑电路检测到指定的条件时，引脚启动返回到线程的活动状态。

公开(公告)号：US20110173420A1

公开(公告)日：2011-07-14

申请号：US12684852

申请日：2010-01-08

申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

IPC分类号： G06F9/30

CPC分类号： G06F9/3851 ,  G06F9/3877 ,  G06F9/3885

摘要： A system for enhancing performance of a computer includes a computer system having a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processor. An external unit is external to the processor for monitoring specified computer resources. The external unit is configured to detect a specified condition using the processor. The processor including one or more threads. The thread resumes an active state from a pause state using the external unit when the specified condition is detected by the external unit.

摘要翻译： 一种用于增强计算机性能的系统包括具有数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，并且程序的步骤由处理器执行。 处理器外部的外部单元用于监视指定的计算机资源。 外部单元配置为使用处理器检测指定的条件。 处理器包括一个或多个线程。 当外部单元检测到指定的条件时，线程将使用外部单元从暂停状态恢复活动状态。

公开(公告)号：US08447960B2

公开(公告)日：2013-05-21

申请号：US12684860

申请日：2010-01-08

申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

IPC分类号： G06F9/48

CPC分类号： G06F9/30079 ,  G06F9/3851

摘要： A system and method for enhancing performance of a computer which includes a computer system including a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processer. The processor processes instructions from the program. A wait state in the processor waits for receiving specified data. A thread in the processor has a pause state wherein the processor waits for specified data. A pin in the processor initiates a return to an active state from the pause state for the thread. A logic circuit is external to the processor, and the logic circuit is configured to detect a specified condition. The pin initiates a return to the active state of the thread when the specified condition is detected using the logic circuit.

摘要翻译： 一种用于增强计算机性能的系统和方法，其包括包括数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，程序的步骤由处理器执行。 处理器处理来自程序的指令。 处理器中的等待状态等待接收指定的数据。 处理器中的线程具有暂停状态，其中处理器等待指定的数据。 处理器中的引脚从线程的暂停状态启动返回到活动状态。 逻辑电路在处理器外部，并且逻辑电路被配置为检测指定的条件。 当使用逻辑电路检测到指定的条件时，引脚启动返回到线程的活动状态。

公开(公告)号：US09081501B2

公开(公告)日：2015-07-14

申请号：US13004007

申请日：2011-01-10

申请人： Sameh Asaad ,  Ralph E. Bellofatto ,  Michael A. Blocksome ,  Matthias A. Blumrich ,  Peter Boyle ,  Jose R. Brunheroto ,  Dong Chen ,  Chen-Yong Cher ,  George L. Chiu ,  Norman Christ ,  Paul W. Coteus ,  Kristan D. Davis ,  Gabor J. Dozsa ,  Alexandre E. Eichenberger ,  Noel A. Eisley ,  Matthew R. Ellavsky ,  Kahn C. Evans ,  Bruce M. Fleischer ,  Thomas W. Fox ,  Alan Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Michael K. Gschwind ,  John A. Gunnels ,  Shawn A. Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Todd A. Inglett ,  Brant L. Knudson ,  Gerard V. Kopcsay ,  Sameer Kumar ,  Amith R. Mamidala ,  James A. Marcella ,  Mark G. Megerian ,  Douglas R. Miller ,  Samuel J. Miller ,  Adam J. Muff ,  Michael B. Mundy ,  John K. O'Brien ,  Kathryn M. O'Brien ,  Martin Ohmacht ,  Jeffrey J. Parker ,  Ruth J. Poole ,  Joseph D. Ratterman ,  Valentina Salapura ,  David L. Satterfield ,  Robert M. Senger ,  Brian Smith ,  Burkhard Steinmacher-Burow ,  William M. Stockdell ,  Craig B. Stunkel ,  Krishnan Sugavanam ,  Yutaka Sugawara ,  Todd E. Takken ,  Barry M. Trager ,  James L. Van Oosten ,  Charles D. Wait ,  Robert E. Walkup ,  Alfred T. Watson ,  Robert W. Wisniewski ,  Peng Wu

发明人： Sameh Asaad ,  Ralph E. Bellofatto ,  Michael A. Blocksome ,  Matthias A. Blumrich ,  Peter Boyle ,  Jose R. Brunheroto ,  Dong Chen ,  Chen-Yong Cher ,  George L. Chiu ,  Norman Christ ,  Paul W. Coteus ,  Kristan D. Davis ,  Gabor J. Dozsa ,  Alexandre E. Eichenberger ,  Noel A. Eisley ,  Matthew R. Ellavsky ,  Kahn C. Evans ,  Bruce M. Fleischer ,  Thomas W. Fox ,  Alan Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Michael K. Gschwind ,  John A. Gunnels ,  Shawn A. Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Todd A. Inglett ,  Brant L. Knudson ,  Gerard V. Kopcsay ,  Sameer Kumar ,  Amith R. Mamidala ,  James A. Marcella ,  Mark G. Megerian ,  Douglas R. Miller ,  Samuel J. Miller ,  Adam J. Muff ,  Michael B. Mundy ,  John K. O'Brien ,  Kathryn M. O'Brien ,  Martin Ohmacht ,  Jeffrey J. Parker ,  Ruth J. Poole ,  Joseph D. Ratterman ,  Valentina Salapura ,  David L. Satterfield ,  Robert M. Senger ,  Brian Smith ,  Burkhard Steinmacher-Burow ,  William M. Stockdell ,  Craig B. Stunkel ,  Krishnan Sugavanam ,  Yutaka Sugawara ,  Todd E. Takken ,  Barry M. Trager ,  James L. Van Oosten ,  Charles D. Wait ,  Robert E. Walkup ,  Alfred T. Watson ,  Robert W. Wisniewski ,  Peng Wu

IPC分类号： G06F15/173 ,  G06F9/06 ,  G06F15/76

CPC分类号： G06F13/287 ,  G06F9/06 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/3885 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/1027 ,  G06F15/17381 ,  G06F15/17387 ,  G06F15/76 ,  G06F15/8069 ,  G06F2212/1016 ,  G06F2212/602 ,  G06F2212/6022 ,  G06F2212/6024 ,  G06F2212/6032 ,  Y02D10/13 ,  Y02D10/14

摘要： A Multi-Petascale Highly Efficient Parallel Supercomputer of 100 petaOPS-scale computing, at decreased cost, power and footprint, and that allows for a maximum packaging density of processing nodes from an interconnect point of view. The Supercomputer exploits technological advances in VLSI that enables a computing model where many processors can be integrated into a single Application Specific Integrated Circuit (ASIC). Each ASIC computing node comprises a system-on-chip ASIC utilizing four or more processors integrated into one die, with each having full access to all system resources and enabling adaptive partitioning of the processors to functions such as compute or messaging I/O on an application by application basis, and preferably, enable adaptive partitioning of functions in accordance with various algorithmic phases within an application, or if I/O or other processors are underutilized, then can participate in computation or communication nodes are interconnected by a five dimensional torus network with DMA that optimally maximize the throughput of packet communications between nodes and minimize latency.

摘要翻译： 具有100 petaOPS规模计算的多Petascale高效并行超级计算机，其成本，功耗和占地面积都在降低，并且允许从互连角度来看处理节点的最大封装密度。 超级计算机利用了VLSI的技术进步，实现了许多处理器可以集成到单个专用集成电路（ASIC）中的计算模型。 每个ASIC计算节点包括利用集成到一个管芯中的四个或更多个处理器的片上系统ASIC，每个处理器具有对所有系统资源的完全访问，并且使得处理器能够对诸如计算或消息传递I / O 并且优选地，根据应用内的各种算法阶段实现功能的自适应分割，或者如果I / O或其他处理器未被充分利用，则可以参与计算或通信节点通过五维环面网络互连 使用DMA来最大限度地最大化节点之间的分组通信的吞吐量并最小化等待时间。

公开(公告)号：US20110219208A1

公开(公告)日：2011-09-08

申请号：US13004007

申请日：2011-01-10

申请人： Sameh Asaad ,  Ralph E. Bellofatto ,  Michael A. Blocksome ,  Matthias A. Blumrich ,  Peter Boyle ,  Jose R. Brunheroto ,  Dong Chen ,  Chen-Yong Cher ,  George L. Chiu ,  Norman Christ ,  Paul W. Coteus ,  Kristan D. Davis ,  Gabor J. Dozsa ,  Alexandre E. Eichenberger ,  Noel A. Eisley ,  Matthew R. Ellavsky ,  Kahn C. Evans ,  Bruce M. Fleischer ,  Thomas W. Fox ,  Alan Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Michael K. Gschwind ,  John A. Gunnels ,  Shawn A. Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Todd A. Inglett ,  Brant L. Knudson ,  Gerard V. Kopcsay ,  Sameer Kumar ,  Amith R. Mamidala ,  James A. Marcella ,  Mark G. Megerian ,  Douglas R. Miller ,  Samuel J. Miller ,  Adam J. Muff ,  Michael B. Mundy ,  John K. O'Brien ,  Kathryn M. O'Brien ,  Martin Ohmacht ,  Jeffrey J. Parker ,  Ruth J. Poole ,  Joseph D. Ratterman ,  Valentina Salapura ,  David L. Satterfield ,  Robert M. Senger ,  Brian Smith ,  Burkhard Steinmacher-Burow ,  William M. Stockdell ,  Craig B. Stunkel ,  Krishnan Sugavanam ,  Yutaka Sugawara ,  Todd E. Takken ,  Barry M. Trager ,  James L. Van Oosten ,  Charles D. Wait ,  Robert E. Walkup ,  Alfred T. Watson ,  Robert W. Wisniewski ,  Peng Wu

发明人： Sameh Asaad ,  Ralph E. Bellofatto ,  Michael A. Blocksome ,  Matthias A. Blumrich ,  Peter Boyle ,  Jose R. Brunheroto ,  Dong Chen ,  Chen-Yong Cher ,  George L. Chiu ,  Norman Christ ,  Paul W. Coteus ,  Kristan D. Davis ,  Gabor J. Dozsa ,  Alexandre E. Eichenberger ,  Noel A. Eisley ,  Matthew R. Ellavsky ,  Kahn C. Evans ,  Bruce M. Fleischer ,  Thomas W. Fox ,  Alan Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Michael K. Gschwind ,  John A. Gunnels ,  Shawn A. Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Todd A. Inglett ,  Brant L. Knudson ,  Gerard V. Kopcsay ,  Sameer Kumar ,  Amith R. Mamidala ,  James A. Marcella ,  Mark G. Megerian ,  Douglas R. Miller ,  Samuel J. Miller ,  Adam J. Muff ,  Michael B. Mundy ,  John K. O'Brien ,  Kathryn M. O'Brien ,  Martin Ohmacht ,  Jeffrey J. Parker ,  Ruth J. Poole ,  Joseph D. Ratterman ,  Valentina Salapura ,  David L. Satterfield ,  Robert M. Senger ,  Brian Smith ,  Burkhard Steinmacher-Burow ,  William M. Stockdell ,  Craig B. Stunkel ,  Krishnan Sugavanam ,  Yutaka Sugawara ,  Todd E. Takken ,  Barry M. Trager ,  James L. Van Oosten ,  Charles D. Wait ,  Robert E. Walkup ,  Alfred T. Watson ,  Robert W. Wisniewski ,  Peng Wu

IPC分类号： G06F15/76 ,  G06F9/06

CPC分类号： G06F13/287 ,  G06F9/06 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/3885 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/1027 ,  G06F15/17381 ,  G06F15/17387 ,  G06F15/76 ,  G06F15/8069 ,  G06F2212/1016 ,  G06F2212/602 ,  G06F2212/6022 ,  G06F2212/6024 ,  G06F2212/6032 ,  Y02D10/13 ,  Y02D10/14

摘要： A Multi-Petascale Highly Efficient Parallel Supercomputer of 100 petaOPS-scale computing, at decreased cost, power and footprint, and that allows for a maximum packaging density of processing nodes from an interconnect point of view. The Supercomputer exploits technological advances in VLSI that enables a computing model where many processors can be integrated into a single Application Specific Integrated Circuit (ASIC). Each ASIC computing node comprises a system-on-chip ASIC utilizing four or more processors integrated into one die, with each having full access to all system resources and enabling adaptive partitioning of the processors to functions such as compute or messaging I/O on an application by application basis, and preferably, enable adaptive partitioning of functions in accordance with various algorithmic phases within an application, or if I/O or other processors are underutilized, then can participate in computation or communication nodes are interconnected by a five dimensional torus network with DMA that optimally maximize the throughput of packet communications between nodes and minimize latency.

摘要翻译： 具有100 petaOPS规模计算的多Petascale高效并行超级计算机，其成本，功耗和占地面积都在降低，并且允许从互连角度来看处理节点的最大封装密度。 超级计算机利用了VLSI的技术进步，实现了许多处理器可以集成到单个专用集成电路（ASIC）中的计算模型。 每个ASIC计算节点包括利用集成到一个管芯中的四个或更多个处理器的片上系统ASIC，每个处理器具有对所有系统资源的完全访问，并且使得处理器能够对诸如计算或消息传递I / O 并且优选地，根据应用内的各种算法阶段实现功能的自适应分割，或者如果I / O或其他处理器未被充分利用，则可以参与计算或通信节点通过五维环面网络互连 使用DMA来最大限度地最大化节点之间的分组通信的吞吐量并最小化等待时间。

公开(公告)号：US08103910B2

公开(公告)日：2012-01-24

申请号：US12696780

申请日：2010-01-29

申请人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

发明人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

IPC分类号： G06F11/00

CPC分类号： G06F15/17381 ,  G06F9/30072

摘要： A control logic device performs a local rollback in a parallel super computing system. The super computing system includes at least one cache memory device. The control logic device determines a local rollback interval. The control logic device runs at least one instruction in the local rollback interval. The control logic device evaluates whether an unrecoverable condition occurs while running the at least one instruction during the local rollback interval. The control logic device checks whether an error occurs during the local rollback. The control logic device restarts the local rollback interval if the error occurs and the unrecoverable condition does not occur during the local rollback interval.

摘要翻译： 控制逻辑设备在并行超级计算系统中执行本地回滚。 超级计算系统包括至少一个高速缓冲存储器设备。 控制逻辑设备确定本地回滚间隔。 控制逻辑器件在本地回滚间隔中运行至少一条指令。 控制逻辑设备评估在本地回滚间隔期间运行至少一条指令时是否发生不可恢复的条件。 控制逻辑器件检查本地回滚期间是否发生错误。 如果发生错误，并且在本地回滚间隔期间不发生不可恢复的条件，则控制逻辑设备将重新启动本地回滚间隔。

公开(公告)号：US20110119526A1

公开(公告)日：2011-05-19

申请号：US12696780

申请日：2010-01-29

申请人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

发明人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

IPC分类号： G06F11/14 ,  H03M13/05 ,  G06F11/10

CPC分类号： G06F15/17381 ,  G06F9/30072

摘要： A control logic device performs a local rollback in a parallel super computing system. The super computing system includes at least one cache memory device. The control logic device determines a local rollback interval. The control logic device runs at least one instruction in the local rollback interval. The control logic device evaluates whether an unrecoverable condition occurs while running the at least one instruction during the local rollback interval. The control logic device checks whether an error occurs during the local rollback. The control logic device restarts the local rollback interval if the error occurs and the unrecoverable condition does not occur during the local rollback interval.

摘要翻译： 控制逻辑设备在并行超级计算系统中执行本地回滚。 超级计算系统包括至少一个高速缓冲存储器设备。 控制逻辑设备确定本地回滚间隔。 控制逻辑器件在本地回滚间隔中运行至少一条指令。 控制逻辑设备评估在本地回滚间隔期间运行至少一条指令时是否发生不可恢复的条件。 控制逻辑器件检查本地回滚期间是否发生错误。 如果发生错误，并且在本地回滚间隔期间不发生不可恢复的条件，则控制逻辑设备将重新启动本地回滚间隔。

公开(公告)号：US20090006808A1

公开(公告)日：2009-01-01

申请号：US11768905

申请日：2007-06-26

申请人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

发明人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

IPC分类号： G06F15/80 ,  G06F9/06

CPC分类号： G06F15/17337

摘要： A novel massively parallel supercomputer of petaOPS-scale includes node architectures based upon System-On-a-Chip technology, where each processing node comprises a single Application Specific Integrated Circuit (ASIC) having up to four processing elements. The ASIC nodes are interconnected by multiple independent networks that optimally maximize the throughput of packet communications between nodes with minimal latency. The multiple networks may include three high-speed networks for parallel algorithm message passing including a Torus, collective network, and a Global Asynchronous network that provides global barrier and notification functions. These multiple independent networks may be collaboratively or independently utilized according to the needs or phases of an algorithm for optimizing algorithm processing performance. Novel use of a DMA engine is provided to facilitate message passing among the nodes without the expenditure of processing resources at the node.

摘要翻译： petaOPS规模的一种新型大规模并行超级计算机包括基于片上系统技术的节点架构，其中每个处理节点包括具有多达四个处理元件的单个专用集成电路（ASIC）。 ASIC节点通过多个独立网络互连，以最小的延迟最大化节点之间的数据包通信的吞吐量。 多个网络可以包括用于并行算法消息传递的三个高速网络，包括Torus，集合网络和提供全局障碍和通知功能的全球异步网络。 这些多个独立网络可以根据用于优化算法处理性能的算法的需求或阶段来协同或独立地利用。 提供了新的使用DMA引擎来促进节点之间的消息传递，而不需要节点处理资源。

公开(公告)号：US07761687B2

公开(公告)日：2010-07-20

申请号：US11768905

申请日：2007-06-26

申请人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

发明人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

IPC分类号： G06F15/173

CPC分类号： G06F15/17337

摘要： A massively parallel supercomputer of petaOPS-scale includes node architectures based upon System-On-a-Chip technology, where each processing node comprises a single Application Specific Integrated Circuit (ASIC) having up to four processing elements. The ASIC nodes are interconnected by multiple independent networks that optimally maximize the throughput of packet communications between nodes with minimal latency. The multiple networks may include three high-speed networks for parallel algorithm message passing including a Torus, collective network, and a Global Asynchronous network that provides global barrier and notification functions. These multiple independent networks may be collaboratively or independently utilized according to the needs or phases of an algorithm for optimizing algorithm processing performance. The use of a DMA engine is provided to facilitate message passing among the nodes without the expenditure of processing resources at the node.

摘要翻译： petaOPS规模的大规模并行超级计算机包括基于片上系统技术的节点架构，其中每个处理节点包括具有多达四个处理元件的单个专用集成电路（ASIC）。 ASIC节点通过多个独立网络互连，以最小的延迟最大化节点之间的数据包通信的吞吐量。 多个网络可以包括用于并行算法消息传递的三个高速网络，包括Torus，集合网络和提供全局障碍和通知功能的全球异步网络。 这些多个独立网络可以根据用于优化算法处理性能的算法的需求或阶段来协同或独立地利用。 提供DMA引擎的使用以促进节点之间的消息传递，而不需要节点处理资源。

公开(公告)号：US20090006718A1

公开(公告)日：2009-01-01

申请号：US11768805

申请日：2007-06-26

申请人： Matthias A. Blumrich ,  Dong Chen ,  Alan G. Gara ,  Mark E. Giampapa ,  Dirk Hoenicke ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam

发明人： Matthias A. Blumrich ,  Dong Chen ,  Alan G. Gara ,  Mark E. Giampapa ,  Dirk Hoenicke ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam

IPC分类号： G06F12/02

CPC分类号： G06F12/0851 ,  G06F12/0804 ,  G06F12/0897 ,  Y02D10/13

摘要： A programmable memory system and method for enabling one or more processor devices access to shared memory in a computing environment, the shared memory including one or more memory storage structures having addressable locations for storing data. The system comprises: one or more first logic devices associated with a respective one or more processor devices, each first logic device for receiving physical memory address signals and programmable for generating a respective memory storage structure select signal upon receipt of pre-determined address bit values at selected physical memory address bit locations; and, a second logic device responsive to each the respective select signal for generating an address signal used for selecting a memory storage structure for processor access. The system thus enables each processor device of a computing environment memory storage access distributed across the one or more memory storage structures.

摘要翻译： 一种用于使得一个或多个处理器设备能够访问计算环境中的共享存储器的可编程存储器系统和方法，所述共享存储器包括具有用于存储数据的可寻址位置的一个或多个存储器存储结构。 该系统包括：与相应的一个或多个处理器设备相关联的一个或多个第一逻辑设备，用于接收物理存储器地址信号的每个第一逻辑设备，并且可编程以在接收到预定地址位值时产生相应的存储器存储结构选择信号 在选定的物理存储器地址位置; 以及响应于每个相应选择信号的第二逻辑设备，用于产生用于选择用于处理器访问的存储器存储结构的地址信号。 因此，该系统使每个处理器设备能够分布在一个或多个存储器结构上的计算环境存储器存储访问。