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    PAUSE PROCESSOR HARDWARE THREAD UNTIL PIN
    1.
    发明申请
    PAUSE PROCESSOR HARDWARE THREAD UNTIL PIN 失效
    暂停处理器硬件螺纹密码

    公开(公告)号：US20110173422A1

    公开(公告)日：2011-07-14

    申请号：US12684860

    申请日：2010-01-08

    申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    IPC分类号： G06F9/44 ,  G06F15/00 ,  G06F9/06

    CPC分类号： G06F9/30079 ,  G06F9/3851

    摘要： A system and method for enhancing performance of a computer which includes a computer system including a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processer. The processor processes instructions from the program. A wait state in the processor waits for receiving specified data. A thread in the processor has a pause state wherein the processor waits for specified data. A pin in the processor initiates a return to an active state from the pause state for the thread. A logic circuit is external to the processor, and the logic circuit is configured to detect a specified condition. The pin initiates a return to the active state of the thread when the specified condition is detected using the logic circuit.

    摘要翻译： 一种用于增强计算机性能的系统和方法，其包括包括数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，程序的步骤由处理器执行。 处理器处理来自程序的指令。 处理器中的等待状态等待接收指定的数据。 处理器中的线程具有暂停状态，其中处理器等待指定的数据。 处理器中的引脚从线程的暂停状态启动返回到活动状态。 逻辑电路在处理器外部，并且逻辑电路被配置为检测指定的条件。 当使用逻辑电路检测到指定的条件时，引脚启动返回到线程的活动状态。

    Pausing and activating thread state upon pin assertion by external logic monitoring polling loop exit time condition
    2.
    发明授权
    Pausing and activating thread state upon pin assertion by external logic monitoring polling loop exit time condition 失效
    通过外部逻辑监视轮询循环退出时间条件，在引脚断言时暂停和激活线程状态

    公开(公告)号：US08447960B2

    公开(公告)日：2013-05-21

    申请号：US12684860

    申请日：2010-01-08

    申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    IPC分类号： G06F9/48

    CPC分类号： G06F9/30079 ,  G06F9/3851

    摘要： A system and method for enhancing performance of a computer which includes a computer system including a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processer. The processor processes instructions from the program. A wait state in the processor waits for receiving specified data. A thread in the processor has a pause state wherein the processor waits for specified data. A pin in the processor initiates a return to an active state from the pause state for the thread. A logic circuit is external to the processor, and the logic circuit is configured to detect a specified condition. The pin initiates a return to the active state of the thread when the specified condition is detected using the logic circuit.

    摘要翻译： 一种用于增强计算机性能的系统和方法，其包括包括数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，程序的步骤由处理器执行。 处理器处理来自程序的指令。 处理器中的等待状态等待接收指定的数据。 处理器中的线程具有暂停状态，其中处理器等待指定的数据。 处理器中的引脚从线程的暂停状态启动返回到活动状态。 逻辑电路在处理器外部，并且逻辑电路被配置为检测指定的条件。 当使用逻辑电路检测到指定的条件时，引脚启动返回到线程的活动状态。

    PROCESSOR RESUME UNIT
    3.
    发明申请
    PROCESSOR RESUME UNIT 审中-公开
    处理器修复单元

    公开(公告)号：US20110173420A1

    公开(公告)日：2011-07-14

    申请号：US12684852

    申请日：2010-01-08

    申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3851 ,  G06F9/3877 ,  G06F9/3885

    摘要： A system for enhancing performance of a computer includes a computer system having a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processor. An external unit is external to the processor for monitoring specified computer resources. The external unit is configured to detect a specified condition using the processor. The processor including one or more threads. The thread resumes an active state from a pause state using the external unit when the specified condition is detected by the external unit.

    摘要翻译： 一种用于增强计算机性能的系统包括具有数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，并且程序的步骤由处理器执行。 处理器外部的外部单元用于监视指定的计算机资源。 外部单元配置为使用处理器检测指定的条件。 处理器包括一个或多个线程。 当外部单元检测到指定的条件时，线程将使用外部单元从暂停状态恢复活动状态。

    Local rollback for fault-tolerance in parallel computing systems
    6.
    发明授权
    Local rollback for fault-tolerance in parallel computing systems 有权
    并行计算系统容错的局部回滚

    公开(公告)号：US08103910B2

    公开(公告)日：2012-01-24

    申请号：US12696780

    申请日：2010-01-29

    申请人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    发明人： Matthias A. Blumrich ,  Dong Chen ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    IPC分类号： G06F11/00

    CPC分类号： G06F15/17381 ,  G06F9/30072

    摘要： A control logic device performs a local rollback in a parallel super computing system. The super computing system includes at least one cache memory device. The control logic device determines a local rollback interval. The control logic device runs at least one instruction in the local rollback interval. The control logic device evaluates whether an unrecoverable condition occurs while running the at least one instruction during the local rollback interval. The control logic device checks whether an error occurs during the local rollback. The control logic device restarts the local rollback interval if the error occurs and the unrecoverable condition does not occur during the local rollback interval.

    摘要翻译： 控制逻辑设备在并行超级计算系统中执行本地回滚。 超级计算系统包括至少一个高速缓冲存储器设备。 控制逻辑设备确定本地回滚间隔。 控制逻辑器件在本地回滚间隔中运行至少一条指令。 控制逻辑设备评估在本地回滚间隔期间运行至少一条指令时是否发生不可恢复的条件。 控制逻辑器件检查本地回滚期间是否发生错误。 如果发生错误，并且在本地回滚间隔期间不发生不可恢复的条件，则控制逻辑设备将重新启动本地回滚间隔。

    LOW LATENCY MEMORY ACCESS AND SYNCHRONIZATION
    8.
    发明申请
    LOW LATENCY MEMORY ACCESS AND SYNCHRONIZATION 失效
    低延迟存储器访问和同步

    公开(公告)号：US20070204112A1

    公开(公告)日：2007-08-30

    申请号：US11617276

    申请日：2006-12-28

    申请人： Matthias Blumrich ,  Dong Chen ,  Paul Coteus ,  Alan Gara ,  Mark Giampapa ,  Philip Heidelberger ,  Dirk Hoenicke ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Todd Takken ,  Pavlos Vranas

    发明人： Matthias Blumrich ,  Dong Chen ,  Paul Coteus ,  Alan Gara ,  Mark Giampapa ,  Philip Heidelberger ,  Dirk Hoenicke ,  Martin Ohmacht ,  Burkhard Steinmacher-Burow ,  Todd Takken ,  Pavlos Vranas

    IPC分类号： G06F12/14

    CPC分类号： G06F12/0862 ,  G06F9/52 ,  G06F2212/6028

    摘要： A low latency memory system access is provided in association with a weakly-ordered multiprocessor system. Each processor in the multiprocessor shares resources, and each shared resource has an associated lock within a locking device that provides support for synchronization between the multiple processors in the multiprocessor and the orderly sharing of the resources. A processor only has permission to access a resource when it owns the lock associated with that resource, and an attempt by a processor to own a lock requires only a single load operation, rather than a traditional atomic load followed by store, such that the processor only performs a read operation and the hardware locking device performs a subsequent write operation rather than the processor. A simple prefetching for non-contiguous data structures is also disclosed. A memory line is redefined so that in addition to the normal physical memory data, every line includes a pointer that is large enough to point to any other line in the memory, wherein the pointers to determine which memory line to prefetch rather than some other predictive algorithm. This enables hardware to effectively prefetch memory access patterns that are non-contiguous, but repetitive.

    摘要翻译： 与弱有序的多处理器系统相关联地提供低延迟存储器系统访问。 多处理器中的每个处理器共享资源，并且每个共享资源在锁定设备内具有关联的锁，其提供对多处理器中的多个处理器之间的同步的支持以及资源的有序共享。 当处理器拥有与该资源相关联的锁定时，处理器仅具有访问资源的权限，并且处理器拥有锁的尝试仅需要单个加载操作，而不是传统的原子负载后跟存储，使得处理器 只执行读取操作，并且硬件锁定装置执行后续的写入操作而不是处理器。 还公开了用于非连续数据结构的简单预取。 重新定义存储器线，使得除了正常的物理存储器数据之外，每行包括足够大的指针以指向存储器中的任何其他行，其中指针用于确定要预取的存储器行而不是一些其它预测 算法。 这使得硬件能够有效地预取不连续但重复的存储器访问模式。