公开(公告)号：US08212346B2

公开(公告)日：2012-07-03

申请号：US12259357

申请日：2008-10-28

申请人： E. Todd Ryan ,  Holger Schuehrer ,  Seung-Hyun Rhee

发明人： E. Todd Ryan ,  Holger Schuehrer ,  Seung-Hyun Rhee

IPC分类号： H01L23/06

CPC分类号： H01L23/562 ,  H01L23/3121 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

摘要： A semiconductor package is provided having reduced tensile stress. The semiconductor package includes a package substrate and a semiconductor die. The semiconductor die is coupled electrically and physically to the package substrate and includes a stress relieving layer incorporated therein. The stress relieving layer has a predetermined structure and a predetermined location within the semiconductor die for reducing tensile stress of the semiconductor package during heating and cooling of the semiconductor package.

摘要翻译： 提供具有降低的拉伸应力的半导体封装。 半导体封装包括封装衬底和半导体管芯。 半导体管芯电耦合和物理耦合到封装衬底并且包括并入其中的应力消除层。 应力消除层在半导体管芯内具有预定的结构和预定位置，用于在半导体封装的加热和冷却期间减小半导体封装的拉伸应力。

公开(公告)号：US20130146982A1

公开(公告)日：2013-06-13

申请号：US13324699

申请日：2011-12-13

申请人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088

CPC分类号： H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is provided for implementing at least one logic element. The semiconductor device includes a semiconductor substrate with a first transistor and a second transistor formed on the semiconductor substrate. Each of the transistors includes a source, a drain, and a gate. A CA layer is electrically connected to at least one of the source or the drain of the first transistor. A CB layer is electrically connected to at least one of the gates of the transistors and the CA layer.

摘要翻译： 提供半导体器件用于实现至少一个逻辑元件。 半导体器件包括具有第一晶体管的半导体衬底和形成在半导体衬底上的第二晶体管。 每个晶体管包括源极，漏极和栅极。 CA层电连接到第一晶体管的源极或漏极中的至少一个。 CB层电连接到晶体管和CA层的至少一个栅极。

公开(公告)号：US08598633B2

公开(公告)日：2013-12-03

申请号：US13351101

申请日：2012-01-16

申请人： Marc Tarabbia ,  James B. Gullette ,  Mahbub Rashed ,  David S. Doman ,  Irene Y. Lin ,  Ingolf Lorenz ,  Larry Ho ,  Chinh Nguyen ,  Jeff Kim ,  Jongwook Kye ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Jason E. Stephens ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Marc Tarabbia ,  James B. Gullette ,  Mahbub Rashed ,  David S. Doman ,  Irene Y. Lin ,  Ingolf Lorenz ,  Larry Ho ,  Chinh Nguyen ,  Jeff Kim ,  Jongwook Kye ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Jason E. Stephens ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L23/52

CPC分类号： H01L23/5286 ,  H01L21/76895 ,  H01L21/823475 ,  H01L27/088 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a semiconductor substrate having a diffusion region. A transistor is formed within the diffusion region. A power rail is disposed outside the diffusion region. A contact layer is disposed above the substrate and below the power rail. A via is disposed between the contact layer and the power rail to electrically connect the contact layer to the power rail. The contact layer includes a first length disposed outside the diffusion region and a second length extending from the first length into the diffusion region and electrically connected to the transistor.

摘要翻译： 半导体器件包括具有扩散区域的半导体衬底。 晶体管形成在扩散区内。 电力轨设置在扩散区域的外侧。 接触层设置在基板上方和电源轨下方。 通孔设置在接触层和电源轨之间以将接触层电连接到电源轨。 接触层包括设置在扩散区域外部的第一长度和从第一长度延伸到扩散区域并电连接到晶体管的第二长度。

公开(公告)号：US07132306B1

公开(公告)日：2006-11-07

申请号：US10728772

申请日：2003-12-08

申请人： Seung-Hyun Rhee ,  Richard J. Huang ,  Calvin T. Gabriel

发明人： Seung-Hyun Rhee ,  Richard J. Huang ,  Calvin T. Gabriel

IPC分类号： H01L21/00 ,  H01L21/311 ,  H01L21/302

CPC分类号： H01L21/7682 ,  H01L21/312 ,  H01L21/31604 ,  H01L21/76852 ,  H01L21/76885

摘要： A method of forming an interlevel dielectric (ILD) layer forms a polymer sacrificial ILD on a substrate. After metallization structures are formed in the polymer sacrificial ILD layer, a low power etch back is performed on the sacrificial ILD layer. Dielectric material is non-conformally deposited as an ILD layer over the substrate and the metallization structures, forming air gaps between some of the metallization structures.

摘要翻译： 形成层间电介质（ILD）层的方法在衬底上形成聚合物牺牲ILD。 在聚合物牺牲ILD层中形成金属化结构之后，在牺牲ILD层上执行低功率蚀刻。 电介质材料在衬底和金属化结构之上作为ILD层非共面沉积，在一些金属化结构之间形成气隙。

公开(公告)号：US20130181289A1

公开(公告)日：2013-07-18

申请号：US13351101

申请日：2012-01-16

申请人： Marc Tarabbia ,  James B. Gullette ,  Mahbub Rashed ,  David S. Doman ,  Irene Y. Lin ,  Ingolf Lorenz ,  Larry Ho ,  Chinh Nguyen ,  Jeff Kim ,  Jongwook Kye ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Jason E. Stephens ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Marc Tarabbia ,  James B. Gullette ,  Mahbub Rashed ,  David S. Doman ,  Irene Y. Lin ,  Ingolf Lorenz ,  Larry Ho ,  Chinh Nguyen ,  Jeff Kim ,  Jongwook Kye ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Jason E. Stephens ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088 ,  H01L29/78

CPC分类号： H01L23/5286 ,  H01L21/76895 ,  H01L21/823475 ,  H01L27/088 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a semiconductor substrate having a diffusion region. A transistor is formed within the diffusion region. A power rail is disposed outside the diffusion region. A contact layer is disposed above the substrate and below the power rail. A via is disposed between the contact layer and the power rail to electrically connect the contact layer to the power rail. The contact layer includes a first length disposed outside the diffusion region and a second length extending from the first length into the diffusion region and electrically connected to the transistor.

摘要翻译： 半导体器件包括具有扩散区域的半导体衬底。 晶体管形成在扩散区内。 电力轨设置在扩散区域的外侧。 接触层设置在基板上方和电源轨下方。 通孔设置在接触层和电源轨之间以将接触层电连接到电源轨。 接触层包括设置在扩散区域外部的第一长度和从第一长度延伸到扩散区域并电连接到晶体管的第二长度。

公开(公告)号：US08581348B2

公开(公告)日：2013-11-12

申请号：US13324699

申请日：2011-12-13

申请人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088 ,  H01L21/70 ,  H01L21/02

CPC分类号： H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is provided for implementing at least one logic element. The semiconductor device includes a semiconductor substrate with a first transistor and a second transistor formed on the semiconductor substrate. Each of the transistors includes a source, a drain, and a gate. A CA layer is electrically connected to at least one of the source or the drain of the first transistor. A CB layer is electrically connected to at least one of the gates of the transistors and the CA layer.

摘要翻译： 提供半导体器件用于实现至少一个逻辑元件。 半导体器件包括具有第一晶体管的半导体衬底和形成在半导体衬底上的第二晶体管。 每个晶体管包括源极，漏极和栅极。 CA层电连接到第一晶体管的源极或漏极中的至少一个。 CB层电连接到晶体管和CA层的至少一个栅极。

公开(公告)号：US06897476B1

公开(公告)日：2005-05-24

申请号：US10636162

申请日：2003-08-07

申请人： Hyeon-Seag Kim ,  Seung-Hyun Rhee ,  Christine S Hau-Riege ,  Amit P Marathe

发明人： Hyeon-Seag Kim ,  Seung-Hyun Rhee ,  Christine S Hau-Riege ,  Amit P Marathe

IPC分类号： G01K7/00 ,  G01R31/28 ,  H01L21/768 ,  H01L23/544 ,  H01L23/58 ,  G01R1/04 ,  H01L21/4763

CPC分类号： G01R31/2858 ,  G01K7/00 ,  H01L21/76838 ,  H01L22/34

摘要： According to one exemplary embodiment, a test structure for determining electromigration and interlayer dielectric failure comprises a first metal line situated in a metal layer of the test structure. The test structure further comprises a second metal line situated adjacent and substantially parallel to the first metal line, where the second metal line is separated from the first metal line by a first distance, and where the first distance is substantially equal to minimum design rule separation distance. The test structure further comprises an interlayer dielectric layer situated between the first metal line and the second metal line. According to this exemplary embodiment, electromigration failure is determined when a first resistance of the first metal line or a second resistance of the second metal line is greater than a predetermined resistance, and interlayer dielectric failure is determined when a first current is detected between the first and second metal lines.

摘要翻译： 根据一个示例性实施例，用于确定电迁移和层间介电故障的测试结构包括位于测试结构的金属层中的第一金属线。 测试结构还包括位于第一金属线附近并基本上平行于第一金属线的第二金属线，其中第二金属线与第一金属线分开第一距离，并且其中第一距离基本上等于最小设计规则分离 距离。 测试结构还包括位于第一金属线和第二金属线之间的层间电介质层。 根据该示例性实施例，当第一金属线的第一电阻或第二金属线的第二电阻大于预定电阻时确定电迁移故障，并且当在第一金属线之间检测到第一电流时确定层间绝缘故障 和第二条金属线。