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    Integrated Circuit Having NAND Memory Cell Strings
    2.
    发明申请
    Integrated Circuit Having NAND Memory Cell Strings 有权
    具有NAND存储器单元串的集成电路

    公开(公告)号：US20090097317A1

    公开(公告)日：2009-04-16

    申请号：US11872655

    申请日：2007-10-15

    申请人： Josef Willer ,  Franz Hofmann ,  Detlev Richter ,  Nicolas Nagel

    发明人： Josef Willer ,  Franz Hofmann ,  Detlev Richter ,  Nicolas Nagel

    IPC分类号： G11C16/00 ,  H01L21/336 ,  H01L29/788

    CPC分类号： G11C16/0483 ,  G11C16/0475 ,  H01L27/115 ,  H01L27/11565 ,  H01L27/11568

    摘要： Embodiments of the present invention relate generally to integrated circuits and methods for manufacturing an integrated circuit. In an embodiment of the invention, an integrated circuit having a memory cell is provided. The memory cell may include a trench in a carrier, a charge trapping layer structure in the trench, the charge trapping layer structure comprising at least two separate charge trapping regions, electrically conductive material at least partially filled in the trench, and source/drain regions next to the trench.

    摘要翻译： 本发明的实施例一般涉及用于制造集成电路的集成电路和方法。 在本发明的实施例中，提供了具有存储单元的集成电路。 存储单元可以包括载体中的沟槽，沟槽中的电荷俘获层结构，电荷俘获层结构包括至少两个分离的电荷俘获区，至少部分填充在沟槽中的导电材料以及源/漏区 旁边的沟槽。

    Memory cell
    3.
    发明授权
    Memory cell 失效
    存储单元

    公开(公告)号：US06998672B2

    公开(公告)日：2006-02-14

    申请号：US10779557

    申请日：2004-02-06

    申请人： Franz Hofmann ,  Josef Willer

    发明人： Franz Hofmann ,  Josef Willer

    IPC分类号： H01L29/788

    CPC分类号： H01L29/7923

    摘要： A memory cell having a source region, a drain region, a source-end control gate, a drain-end control gate, an injection gate arranged between the source-end control gate and the drain-end control gate, a source-end storage element arranged in the source-end control gate, and a drain-end storage element arranged in the drain-end control gate. To program the memory cell, a low electrical voltage is applied to the injection gate, and a high electrical voltage is applied to the control gates.

    摘要翻译： 具有源极区域，漏极区域，源极端子控制栅极，漏极端子控制栅极，配置在源极端子控制栅极和漏极端子控制栅极之间的注入栅极的存储单元，源极端子存储器 排列在源极端控制栅极中的漏极端存储元件，以及布置在漏极端控制栅极中的漏极端存储元件。 为了对存储单元进行编程，将低电压施加到注入栅极，并且高电压被施加到控制栅极。

    Integrated circuit configuration and method for manufacturing it
    4.
    发明授权
    Integrated circuit configuration and method for manufacturing it 有权
    集成电路配置及其制造方法

    公开(公告)号：US06576948B2

    公开(公告)日：2003-06-10

    申请号：US09873231

    申请日：2001-06-04

    申请人： Franz Hofmann ,  Wolfgang Krautschneider ,  Till Schlösser ,  Josef Willer

    发明人： Franz Hofmann ,  Wolfgang Krautschneider ,  Till Schlösser ,  Josef Willer

    IPC分类号： H01L27108

    CPC分类号： H01L27/108

    摘要： An integrated circuit contains a planar first transistor and a diode. The diode is connected between a first source/drain region of the first transistor and a gate electrode of the first transistor such that a charge is impeded from discharging from the gate electrode to the first source/drain region. A diode layer that is part of the diode is disposed on a portion of the first source/drain region. A conductive structure that is an additional part of the diode is disposed above a portion of the gate electrode and is disposed on the diode layer. The diode can be configured as a tunnel diode. The diode layer can be produced by thermal oxidation. Only one mask is required for producing the diode. A capacitor can be disposed above the diode. The first capacitor electrode of the capacitor is connected to the conductive structure.

    摘要翻译： 集成电路包含平面第一晶体管和二极管。 二极管连接在第一晶体管的第一源极/漏极区域和第一晶体管的栅电极之间，使得电荷被阻止从栅电极放电到第一源极/漏极区域。 作为二极管的一部分的二极管层设置在第一源极/漏极区域的一部分上。 作为二极管的附加部分的导电结构设置在栅电极的一部分上方并且设置在二极管层上。 二极管可以配置为隧道二极管。 二极管层可以通过热氧化生产。 制造二极管只需要一个掩模。 电容器可以设置在二极管的上方。 电容器的第一电容器电极连接到导电结构。

    Non-volatile memory cell and fabrication method
    6.
    再颁专利
    Non-volatile memory cell and fabrication method 有权
    非易失性存储单元及其制造方法

    公开(公告)号：USRE40532E1

    公开(公告)日：2008-10-07

    申请号：US11034444

    申请日：2005-01-11

    申请人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    发明人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    IPC分类号： H01L21/336 ,  H01L29/94

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： Memory cell transistors with back-channel isolation are produced without using an SOI substrate. With the word line stack acting as a mask, the semiconductor material is etched on both sides of the world line, first anisotropically and then isotropically to widen the etch hole and form an undercut beneath the gate electrode and at a distance from the ONO storage layer forming the gate dielectric. The undercut is filled, whereby a buried oxide layer of at least 20 nm maximum thickness is formed underneath the channel region. The latter is p-doped at a density of at least 1017 cm−3.

    摘要翻译： 在不使用SOI衬底的情况下制造具有背沟道隔离的存储单元晶体管。 利用字线叠层作为掩模，半导体材料在世界线的两侧蚀刻，首先各向异性地，然后各向同性地加宽蚀刻孔，并在栅电极下方并在与ONO存储层一定距离处形成底切 形成栅极电介质。 填充底切，由此在通道区域的下方形成最大厚度为至少20nm的掩埋氧化物层。 后者以至少10 17 cm -3的密度进行p掺杂。

    Memory array having an interconnect and method of manufacture
    8.
    发明申请
    Memory array having an interconnect and method of manufacture 审中-公开
    具有互连和制造方法的存储器阵列

    公开(公告)号：US20080074927A1

    公开(公告)日：2008-03-27

    申请号：US11525547

    申请日：2006-09-22

    申请人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

    发明人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

    IPC分类号： G11C16/04

    CPC分类号： G11C16/0483 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568

    摘要： A memory array includes first, second, third and forth memory cell strings. Each of the first, second, third, and fourth memory cell strings includes a number of serially-coupled memory cells, including a first memory cell and a last memory cell. A first interconnect is coupled to a first bit line and to each of the first, second, third and fourth memory cell strings. The first interconnect includes first, second, third and fourth string input select gates. Each input select gate has a first terminal coupled to the first bit line, and a second terminal coupled to one of the respective first, second, third or fourth memory cell strings.

    摘要翻译： 存储器阵列包括第一，第二，第三和第四存储器单元串。 第一，第二，第三和第四存储器单元串中的每一个包括多个串行耦合的存储器单元，包括第一存储单元和最后存储单元。 第一互连耦合到第一位线和第一，第二，第三和第四存储器单元串中的每一个。 第一互连包括第一，第二，第三和第四串输入选择门。 每个输入选择栅极具有耦合到第一位线的第一端子和耦合到相应的第一，第二，第三或第四存储器单元串之一的第二端子。

    Method for manufacturing a multi-bit memory cell
    9.
    发明授权
    Method for manufacturing a multi-bit memory cell 失效
    多位存储单元的制造方法

    公开(公告)号：US06960505B2

    公开(公告)日：2005-11-01

    申请号：US10706841

    申请日：2003-11-12

    申请人： Franz Hofmann ,  Josef Willer

    发明人： Franz Hofmann ,  Josef Willer

    IPC分类号： H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC分类号： H01L29/66833 ,  H01L29/7923 ,  Y10S438/954

    摘要： A memory layer intended for trapping charge carriers over a source region and a drain region is interrupted over the channel so that a diffusion of the charge carriers, which are trapped over the source region and over the drain region, is prevented. The memory layer is limited to regions over the parts of the source region and of the drain region facing the channel and is embedded all around in oxide.

    摘要翻译： 用于在源极区域和漏极区域上捕获电荷载流子的存储层在沟道上被中断，从而防止了俘获在源极区域和漏极区域上方的电荷载流子的扩散。 存储层被限制在源区域和漏极区域的面向通道的部分上的区域，并且被全部包埋在氧化物中。

    Non-volatile memory cell and fabrication method
    10.
    发明授权
    Non-volatile memory cell and fabrication method 有权
    非易失性存储单元及其制造方法

    公开(公告)号：US06734063B2

    公开(公告)日：2004-05-11

    申请号：US10200423

    申请日：2002-07-22

    申请人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    发明人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    IPC分类号： H01L21336

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： Memory cell transistors with back-channel isolation are produced without using an SOI substrate. With the word line stack acting as a mask, the semiconductor material is etched on both sides of the world line, first anisotropically and then isotropically to widen the etch hole and form an undercut beneath the gate electrode and at a distance from the ONO storage layer forming the gate dielectric. The undercut is filled, whereby a buried oxide layer of at least 20 nm maximum thickness is formed underneath the channel region. The latter is p-doped at a density of at least 1017 cm−3.

    摘要翻译： 在不使用SOI衬底的情况下制造具有背沟道隔离的存储单元晶体管。 利用字线叠层作为掩模，半导体材料在世界线的两侧蚀刻，首先各向异性地，然后各向同性地加宽蚀刻孔，并在栅电极下方并在与ONO存储层一定距离处形成底切 形成栅极电介质。 填充底切，由此在通道区域的下方形成最大厚度为至少20nm的掩埋氧化物层。 后者以至少10 17 cm -3的密度进行p掺杂。