公开(公告)号：US20090109758A1

公开(公告)日：2009-04-30

申请号：US11929761

申请日：2007-10-30

申请人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

发明人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

IPC分类号： G11C16/04

CPC分类号： G11C16/0416 ,  G11C16/0491

摘要： A system comprising a program component that programs one or more non-volatile memory (“NVM”) cells of an array of pairs of NVM cells using FN tunneling, an erase component that erases the one or more NVM cells of the array of pairs of NVM cells using FN tunneling, and a read component that reads the one or more NVM cells of the array of pairs of NVM cells.

摘要翻译： 一种包括程序组件的系统，该程序组件使用FN隧道对一组或多个NVM单元阵列的一个或多个非易失性存储器（“NVM”）单元进行编程，所述擦除组件擦除所述NVM单元阵列的一对或多个NVM单元 使用FN隧道的NVM单元，以及读取组件，其读取NVM单元阵列阵列中的一个或多个NVM单元。

公开(公告)号：US08315079B2

公开(公告)日：2012-11-20

申请号：US12900232

申请日：2010-10-07

申请人： Harry Kuo ,  Hagop Nazarian

发明人： Harry Kuo ,  Hagop Nazarian

IPC分类号： G11C7/06

CPC分类号： G11C13/0004 ,  G11C7/18 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0028 ,  G11C13/004 ,  G11C13/0061 ,  G11C2207/005 ,  G11C2213/15 ,  G11C2213/78

摘要： A non-volatile memory device includes an array of memory units, each having resistive memory cells and a local word line. Each memory cell has a first and a second end, the second ends are coupled to the local word line of the corresponding memory unit. Bit lines are provided, each coupled to the first end of each resistive memory cell. A plurality of select transistors is provided, each associated with one memory unit and having a drain terminal coupled to the local word line of the associated memory unit. First and second global word lines are provided, each coupled to a control terminal of at least one select transistor. First and second source lines are provided, each coupled to a source terminal of at least one select transistor. The memory device is configured to concurrently read out all resistive memory cells in one selected memory unit in a read operation.

摘要翻译： 非易失性存储器件包括存储单元阵列，每个存储器单元具有电阻存储器单元和本地字线。 每个存储单元具有第一端和第二端，第二端耦合到相应存储单元的本地字线。 提供位线，每一个都连接到每个电阻存储器单元的第一端。 提供了多个选择晶体管，每个选择晶体管与一个存储器单元相关联并且具有耦合到相关联的存储器单元的本地字线的漏极端子。 提供第一和第二全局字线，每个字线耦合到至少一个选择晶体管的控制端。 提供第一和第二源极线，每个耦合到至少一个选择晶体管的源极端子。 存储器件被配置为在读取操作中同时读出一个选择的存储器单元中的所有电阻存储器单元。

公开(公告)号：US07894267B2

公开(公告)日：2011-02-22

申请号：US11929741

申请日：2007-10-30

申请人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

发明人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

IPC分类号： G11C11/34 ,  G11C16/04

CPC分类号： G11C16/10 ,  G11C16/12

摘要： Systems and methods for improving the programming of memory devices. A pulse component applies different programming pulses to a memory cell. An analysis component measures values of one or more characteristics of the memory cell as a function of the applied different programming pulses. A computation component computes the applied different programming pulses as a function of the measured values of the one or more characteristics of the memory cell. The analysis component measures one or more values of the one or more characteristics of the memory cell, the computation component computes one or more programming pulses as a function of the one or more measured values of the one or more characteristics of the memory cell, and the pulse component applies the one or more programming pulses to the memory cell.

摘要翻译： 改进存储器件编程的系统和方法。 脉冲分量将不同的编程脉冲施加到存储单元。 分析组件根据应用的不同编程脉冲测量存储器单元的一个或多个特性的值。 计算组件根据存储单元的一个或多个特性的测量值来计算应用的不同编程脉冲。 分析组件测量存储器单元的一个或多个特性的一个或多个值，计算组件根据存储器单元的一个或多个特性的一个或多个测量值来计算一个或多个编程脉冲，以及 脉冲分量将一个或多个编程脉冲施加到存储器单元。

公开(公告)号：US20120087169A1

公开(公告)日：2012-04-12

申请号：US12900232

申请日：2010-10-07

申请人： Harry Kuo ,  Hagop Nazarian

发明人： Harry Kuo ,  Hagop Nazarian

IPC分类号： G11C7/06 ,  G11C11/21 ,  G11C5/06

CPC分类号： G11C13/0004 ,  G11C7/18 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0028 ,  G11C13/004 ,  G11C13/0061 ,  G11C2207/005 ,  G11C2213/15 ,  G11C2213/78

摘要： A non-volatile memory device includes a plurality of memory units provided in an array, each memory unit having a plurality of resistive memory cells and a local word line. Each resistive memory units has a first end and a second end, the second ends of the resistive memory cells of each memory unit being coupled to the local word line of the corresponding memory unit. A plurality of bit lines is provided, each bit line being coupled to the first end of one of the resistive memory cells. A plurality of select transistors is provided, each select transistor being assigned to one of the memory units and having a drain terminal coupled to the local word line of the assigned memory unit. First and second global word lines are provided, each global word line being coupled to a control terminal of at least one select transistor. First and second source lines are provided, each source line being coupled to a source terminal of at least one select transistor. The memory device is configured to concurrently read out all of the resistive memory cells in one of the memory units selected for a read operation.

摘要翻译： 非易失性存储器件包括设置在阵列中的多个存储器单元，每个存储器单元具有多个电阻存储器单元和本地字线。 每个电阻式存储器单元具有第一端和第二端，每个存储器单元的电阻性存储单元的第二端耦合到相应的存储器单元的本地字线。 提供多个位线，每个位线耦合到一个电阻存储单元的第一端。 提供多个选择晶体管，每个选择晶体管被分配给存储器单元中的一个并且具有耦合到所分配的存储器单元的本地字线的漏极端子。 提供第一和第二全局字线，每个全局字线耦合到至少一个选择晶体管的控制端。 提供第一和第二源极线，每个源极线耦合到至少一个选择晶体管的源极端子。 存储器件被配置为同时读出为读操作选择的存储器单元之一中的所有电阻存储器单元。

公开(公告)号：US07995385B2

公开(公告)日：2011-08-09

申请号：US11929761

申请日：2007-10-30

申请人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

发明人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

IPC分类号： G11C16/06

CPC分类号： G11C16/0416 ,  G11C16/0491

摘要： A system comprising a program component that programs one or more non-volatile memory (“NVM”) cells of an array of pairs of NVM cells using FN tunneling, an erase component that erases the one or more NVM cells of the array of pairs of NVM cells using FN tunneling, and a read component that reads the one or more NVM cells of the array of pairs of NVM cells.

摘要翻译： 一种包括程序组件的系统，该程序组件使用FN隧道对一组或多个NVM单元阵列的一个或多个非易失性存储器（“NVM”）单元进行编程，所述擦除组件擦除所述NVM单元阵列的一对或多个NVM单元 使用FN隧道的NVM单元，以及读取组件，其读取NVM单元阵列阵列中的一个或多个NVM单元。

公开(公告)号：US20090109760A1

公开(公告)日：2009-04-30

申请号：US11929741

申请日：2007-10-30

申请人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

发明人： Hagop Nazarian ,  Michael Achter ,  Harry Kuo

IPC分类号： G11C11/34

CPC分类号： G11C16/10 ,  G11C16/12

摘要： Systems and methods for improving the programming of memory devices. A pulse component applies different programming pulses to a memory cell. An analysis component measures values of one or more characteristics of the memory cell as a function of the applied different programming pulses. A computation component computes the applied different programming pulses as a function of the measured values of the one or more characteristics of the memory cell. The analysis component measures one or more values of the one or more characteristics of the memory cell, the computation component computes one or more programming pulses as a function of the one or more measured values of the one or more characteristics of the memory cell, and the pulse component applies the one or more programming pulses to the memory cell.

摘要翻译： 改进存储器件编程的系统和方法。 脉冲分量将不同的编程脉冲施加到存储单元。 分析组件根据应用的不同编程脉冲测量存储器单元的一个或多个特性的值。 计算组件根据存储单元的一个或多个特性的测量值来计算应用的不同编程脉冲。 分析组件测量存储器单元的一个或多个特性的一个或多个值，计算组件根据存储器单元的一个或多个特性的一个或多个测量值来计算一个或多个编程脉冲，以及 脉冲分量将一个或多个编程脉冲施加到存储器单元。

公开(公告)号：US20090109721A1

公开(公告)日：2009-04-30

申请号：US11929724

申请日：2007-10-30

申请人： Hagop Nazarian ,  Harry Kuo ,  Michael Achter

发明人： Hagop Nazarian ,  Harry Kuo ,  Michael Achter

IPC分类号： G11C5/06

CPC分类号： G11C8/14 ,  G11C8/08 ,  G11C16/0416 ,  G11C16/0491 ,  G11C16/10

摘要： An apparatus comprising a two or three dimensional array of a plurality of pairs of non-volatile memory (“NVM”) cells coupled to enable program and erase of the NVM cells. The plurality of pairs of NVM cells is electrically connected to word lines and bit lines. Each pair of NVM cells comprises a first memory cell and a second memory cell. The first and second memory cells comprise a first source/drain, a second source/drain, and a control gate. The first source/drain of the first memory cell is connected to one of the bit lines. The second source/drain of the first memory cell is connected to the first source/drain of the second memory cell. The second source/drain of the second memory cell is connected to another one of the bit lines. The control gates of the first and second memory cells are connected to different word lines.

摘要翻译： 一种包括多对非易失性存储器（“NVM”）单元的二维或三维阵列的装置，其被耦合以使能NVM单元的编程和擦除。 多对NVM单元电连接到字线和位线。 每对NVM单元包括第一存储单元和第二存储单元。 第一和第二存储单元包括第一源极/漏极，第二源极/漏极和控制栅极。 第一存储单元的第一源极/漏极连接到位线之一。 第一存储单元的第二源极/漏极连接到第二存储单元的第一源极/漏极。 第二存储单元的第二源极/漏极连接到另一个位线。 第一和第二存储单元的控制栅极连接到不同的字线。

公开(公告)号：US07567457B2

公开(公告)日：2009-07-28

申请号：US11929724

申请日：2007-10-30

申请人： Hagop Nazarian ,  Harry Kuo ,  Michael Achter

发明人： Hagop Nazarian ,  Harry Kuo ,  Michael Achter

IPC分类号： G11C11/34 ,  G11C16/04 ,  G11C5/06

CPC分类号： G11C8/14 ,  G11C8/08 ,  G11C16/0416 ,  G11C16/0491 ,  G11C16/10

摘要： An apparatus comprising a two or three dimensional array of a plurality of pairs of non-volatile memory (“NVM”) cells coupled to enable program and erase of the NVM cells. The plurality of pairs of NVM cells is electrically connected to word lines and bit lines. Each pair of NVM cells comprises a first memory cell and a second memory cell. The first and second memory cells comprise a first source/drain, a second source/drain, and a control gate. The first source/drain of the first memory cell is connected to one of the bit lines. The second source/drain of the first memory cell is connected to the first source/drain of the second memory cell. The second source/drain of the second memory cell is connected to another one of the bit lines. The control gates of the first and second memory cells are connected to different word lines.

摘要翻译： 一种包括多对非易失性存储器（“NVM”）单元的二维或三维阵列的装置，其被耦合以使能NVM单元的编程和擦除。 多对NVM单元电连接到字线和位线。 每对NVM单元包括第一存储单元和第二存储单元。 第一和第二存储单元包括第一源极/漏极，第二源极/漏极和控制栅极。 第一存储单元的第一源极/漏极连接到位线之一。 第一存储单元的第二源极/漏极连接到第二存储单元的第一源极/漏极。 第二存储单元的第二源极/漏极连接到另一个位线。 第一和第二存储单元的控制栅极连接到不同的字线。

公开(公告)号：US08796658B1

公开(公告)日：2014-08-05

申请号：US13466008

申请日：2012-05-07

申请人： Hagop Nazarian ,  Sung Hyun Jo

发明人： Hagop Nazarian ,  Sung Hyun Jo

IPC分类号： H01L47/00 ,  H01L27/24 ,  H01L45/00

CPC分类号： H01L45/1641 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/085 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1246 ,  H01L45/148 ,  H01L45/165 ,  H01L45/1675

摘要： A resistive memory device includes a first metallic layer comprising a source of positive metallic ions, a switching media having an upper surface and a lower surface, wherein the upper surface is adjacent to the first metallic layer, wherein the switching media comprises conductive filaments comprising positive metallic ions from the source of positive metallic ions formed from the upper surface towards the lower surface, a semiconductor substrate, a second metallic layer disposed above the semiconductor substrate, a non-metallic conductive layer disposed above the second metallic layer, and an interface region between the non-metallic conductive layer and the switching media having a negative ionic charge.

摘要翻译： 电阻式存储器件包括包含正金属离子源的第一金属层，具有上表面和下表面的开关介质，其中上表面与第一金属层相邻，其中开关介质包括包含正极的导电细丝 从上表面朝向下表面形成的正金属离子源的金属离子，半导体衬底，设置在半导体衬底上方的第二金属层，设置在第二金属层上方的非金属导电层，以及界面区域 在非金属导电层和具有负离子电荷的开关介质之间。

公开(公告)号：US08723154B2

公开(公告)日：2014-05-13

申请号：US12894057

申请日：2010-09-29

申请人： Sung Hyun Jo ,  Hagop Nazarian

发明人： Sung Hyun Jo ,  Hagop Nazarian

IPC分类号： H01L29/12 ,  H01L29/8605 ,  H01L27/105 ,  H01L21/8239

CPC分类号： H01L45/1233 ,  H01L27/2436 ,  H01L45/085 ,  H01L45/1266 ,  H01L45/148 ,  H01L45/1616 ,  H01L45/1675 ,  H01L45/1683

摘要： An integrated circuit device. The integrated circuit device includes a semiconductor substrate having a surface region. A gate dielectric layer overlies the surface region of the substrate. The device includes a MOS device having a p+ active region. The p+ active region forms a first electrode for a resistive switching device. The resistive switching device includes an amorphous silicon switching material overlying the p+ active region and a metal electrode overlies the first metal conductor structure. The metal electrode includes a metal material, upon application of a positive bias to the metal electrode, forms a metal region in the amorphous silicon switching material. The MOS device provides for a select transistor for the integrated circuit device.

摘要翻译： 集成电路器件。 集成电路器件包括具有表面区域的半导体衬底。 栅极电介质层覆盖在衬底的表面区域上。 该器件包括具有p +有源区的MOS器件。 p +有源区形成用于电阻式开关器件的第一电极。 电阻开关器件包括覆盖p +有源区的非晶硅开关材料和覆盖在第一金属导体结构上的金属电极。 金属电极包括金属材料，当对金属电极施加正偏压时，在非晶硅开关材料中形成金属区域。 MOS器件为集成电路器件提供选择晶体管。