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21 条记录 (耗时 0.026 秒)

    On-demand predicate registers
    1.
    发明授权
    On-demand predicate registers 有权
    按需谓词寄存器

    公开(公告)号：US08707013B2

    公开(公告)日：2014-04-22

    申请号：US12835320

    申请日：2010-07-13

    申请人： Jagadeesh Sankaran ,  Joseph R. Zbiciak ,  Steven D. Krueger

    发明人： Jagadeesh Sankaran ,  Joseph R. Zbiciak ,  Steven D. Krueger

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30072 ,  G06F9/3013 ,  G06F9/30138 ,  G06F9/30145 ,  G06F9/381 ,  G06F9/3822

    摘要： In accordance with at least some embodiments, a digital signal processor (DSP) includes an instruction fetch unit and an instruction decode unit in communication with the instruction fetch unit. The DSP also includes a register set and a plurality of work units in communication with the instruction decode unit. The register set includes a plurality of legacy predicate registers. Separate from the legacy predicate registers, a plurality of on-demand predicate registers are selectively signaled without changing the opcode space for the DSP.

    摘要翻译： 根据至少一些实施例，数字信号处理器（DSP）包括与指令获取单元通信的指令获取单元和指令解码单元。 DSP还包括与指令解码单元通信的寄存器组和多个工作单元。 寄存器集包括多个传统谓词寄存器。 与传统谓词寄存器分离，选择性地发送多个按需谓词寄存器，而不改变DSP的操作码空间。

    SYSTEM CACHING USING HETEROGENOUS MEMORIES
    2.
    发明申请
    SYSTEM CACHING USING HETEROGENOUS MEMORIES 审中-公开
    使用异构记忆的系统缓存

    公开(公告)号：US20130046934A1

    公开(公告)日：2013-02-21

    申请号：US13209439

    申请日：2011-08-15

    申请人： Robert Nychka ,  William Michael Johnson ,  Steven D. Krueger

    发明人： Robert Nychka ,  William Michael Johnson ,  Steven D. Krueger

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0897

    摘要： A caching circuit includes tag memories for storing tagged addresses of a first cache. On-chip data memories are arranged in the same die as the tag memories, and the on-chip data memories form a first sub-hierarchy of the first cache. Off-chip data memories are arranged in a different die as the tag memories, and the off-chip data memories form a second sub-hierarchy of the first cache. Sources (such as processors) are arranged to use the tag memories to service first cache requests using the first and second sub-hierarchies of the first cache.

    摘要翻译： 缓存电路包括用于存储第一高速缓存的标记地址的标签存储器。 片上数据存储器被布置在与标签存储器相同的芯片中，并且片上数据存储器形成第一高速缓存的第一子层。 片外数据存储器被布置在不同的管芯中作为标签存储器，并且片外数据存储器形成第一高速缓存的第二子层级。 源（例如处理器）被布置为使用标签存储器来使用第一高速缓存的第一和第二子层次来服务第一高速缓存请求。

    Data processing apparatus with abbreviated jump field
    4.
    发明授权
    Data processing apparatus with abbreviated jump field 失效
    具有缩写跳转字段的数据处理装置

    公开(公告)号：US5008807A

    公开(公告)日：1991-04-16

    申请号：US517979

    申请日：1990-04-27

    申请人： Steven D. Krueger ,  Michael J. Amundsen

    发明人： Steven D. Krueger ,  Michael J. Amundsen

    IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/32

    CPC分类号： G06F9/30192 ,  G06F9/30069 ,  G06F9/30145 ,  G06F9/30178 ,  G06F9/322

    摘要： The abbreviated jump field of the present invention enables each instruction word within the data processing apparatus to cause an instruction sequence branch to one of a limited number of destinations. Each instruction word of the data processing apparatus includes a limited number of bits which are decoded to specify one of a small set of instruction destinations. One of the possible destinations is the normal default destination of the next instruction word. In addition a relatively large number of branch instructions have been found to specify a rather limited number of destinations. In the preferred embodiment of the present invention the limited number of bits of the abbreviated jump field is employed to specify one of these widely used destinations. The widely used destinations may include a return instruction, a conditional skip of execution of the next instruction and various error handling and error recovery routines.

    摘要翻译： 本发明的缩写跳转领域使得数据处理装置内的每个指令字使得指令序列分支到有限数目的目的地之一。 数据处理装置的每个指令字包括有限数量的位，其被解码以指定一小组指令目的地之一。 其中一个可能的目的地是下一个指令字的正常默认目的地。 此外，已经发现相对大量的分支指令指定相当有限数量的目的地。 在本发明的优选实施例中，使用缩写跳转字段的有限数量的比特来指定这些广泛使用的目的地之一。 广泛使用的目的地可以包括返回指令，执行下一条指令的条件跳过以及各种错误处理和错误恢复例程。

    Class categorized storage circuit for storing non-cacheable data until receipt of a corresponding terminate signal
    5.
    发明授权
    Class categorized storage circuit for storing non-cacheable data until receipt of a corresponding terminate signal 失效
    用于存储非可缓存数据的类分类存储电路，直到接收到相应的终止信号为止

    公开(公告)号：US06173368B2

    公开(公告)日：2001-01-09

    申请号：US09092133

    申请日：1998-06-05

    申请人： Steven D. Krueger ,  Jonathan H. Shiell

    发明人： Steven D. Krueger ,  Jonathan H. Shiell

    IPC分类号： G06F1328

    CPC分类号： G06F12/0888 ,  G06F2212/6022

    摘要： A microprocessor (62) for coupling to an external read/write memory (70) having an addressable storage space for storing data. The microprocessor includes a data storage circuit (76) for storing a portion of the data, where that portion of data comprises non-cacheable data. The microprocessor further includes a class storage circuit (80) for storing a class identifier corresponding to the portion of the non-cacheable data, as well as an input (TERMINATE) for receiving a terminate signal and an input (CLASS) for receiving a class signal. Lastly, the microprocessor includes an indicator (82) for indicating that the portion of the non-cacheable data in the data storage circuit is expired in response to assertions of the terminate signal and the class signal matching the class identifier.

    摘要翻译： 一种用于耦合到具有用于存储数据的可寻址存储空间的外部读/写存储器（70）的微处理器（62）。 微处理器包括用于存储数据的一部分的数据存储电路（76），其中该部分数据包括不可缓存的数据。 微处理器还包括用于存储对应于不可缓存数据的部分的类标识符的类存储电路（80）以及用于接收终止信号的输入（TERMINATE）和用于接收类的输入（CLASS） 信号。 最后，微处理器包括一个指示符（82），用于指示数据存储电路中的不可缓存数据的一部分是响应终止信号的断言和符合类标识符的类信号而过期的。

    Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module
    6.
    发明授权
    Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module 失效
    内存模块包括读写存储器和只读配置存储器，只能顺序访问，计算机系统至少使用一个这样的模块

    公开(公告)号：US5598540A

    公开(公告)日：1997-01-28

    申请号：US475244

    申请日：1995-06-07

    申请人： Steven D. Krueger

    发明人： Steven D. Krueger

    IPC分类号： G06F12/06 ,  G06F1/22

    CPC分类号： G06F12/0684

    摘要： A computer includes a processor for processing data, and memory modules for storing the data. Each memory module includes a read-write memory and a configuration memory. The configuration memory (i) contains memory module characteristic information, (ii) is adapted for storing a sequence of binary data values, accessing the stored binary data only in sequential order, and only at the first data value or the next data value, and (iii) has a NEXT signal pin. The configuration memory is adapted for receiving at the NEXT signal pin, and responding to, a CAS signal used by standard DRAMs. In other features of the invention, the memory module characteristic information includes an identification code for the manufacturer of the memory module, a part number for the memory module, the depth of the memory, access times to read full and page, and delay times to read and write full and page.

    摘要翻译： 计算机包括用于处理数据的处理器和用于存储数据的存储器模块。 每个存储器模块包括读写存储器和配置存储器。 配置存储器（i）包含存储器模块特性信息，（ii）适于存储二进制数据值序列，仅按顺序访问所存储的二进制数据，并且仅在第一数据值或下一个数据值，以及 （iii）具有+ E，ovs NEXT + EE信号引脚。 配置存储器适于在+ E，ovs NEXT + EE信号引脚处接收，并响应标准DRAM使用的+ E，ovs CAS + EE信号。 在本发明的其他特征中，存储器模块特性信息包括用于存储器模块的制造商的识别码，存储器模块的部件号，存储器的深度，读取完整和页面的访问时间以及延迟时间 读写完整和页面。

    Microprocessor with non-aligned memory access
    7.
    发明授权
    Microprocessor with non-aligned memory access 有权
    具有非对齐内存访问的微处理器

    公开(公告)号：US06539467B1

    公开(公告)日：2003-03-25

    申请号：US09703105

    申请日：2000-10-31

    申请人： Timothy D. Anderson ,  David Hoyle ,  Donald E. Steiss ,  Steven D. Krueger

    发明人： Timothy D. Anderson ,  David Hoyle ,  Donald E. Steiss ,  Steven D. Krueger

    IPC分类号： G06F1200

    CPC分类号： G06F9/3891 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30105 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3552 ,  G06F9/3555 ,  G06F9/3816 ,  G06F9/3824 ,  G06F9/3828 ,  G06F9/3853 ,  G06F9/3885

    摘要： A data processing system (1300) is provided with a digital signal processor (DSP) (1301) that has an instruction set architecture (ISA) that is optimized for intensive numeric algorithm processing. The DSP has dual load/store units (.D1, .D2) connected to dual memory ports (T1, T2) in a level one data cache memory controller (1720a). The DSP can execute two aligned data transfers each having a length of one byte, two bytes, four bytes, or eight bytes in parallel by executing two load/store instructions. The DSP can also execute a single non-aligned data transfer having a length of four bytes or eight bytes by executing a non-aligned load/store instruction that utilizes both memory target ports.

    摘要翻译： 数据处理系统（1300）具有数字信号处理器（DSP）（1301），该数字信号处理器（1301）具有针对密集数字算法处理而被优化的指令集架构（ISA）。 DSP具有连接到一级数据高速缓冲存储器控制器（1720a）中的双存储器端口（T1，T2）的双重加载/存储单元（.D1，.D2）。 DSP可以通过执行两个加载/存储指令来并行执行两个对齐的数据传输，每个数据传输具有一个字节，两个字节，四个字节或八个字节的长度。 DSP还可以通过执行利用两个存储器目标端口的不对齐加载/存储指令来执行具有四字节或八字节长度的单个非对齐数据传输。

    Microprocessor circuits, systems, and methods with combined on-chip pixel and non-pixel cache structure
    8.
    发明授权
    Microprocessor circuits, systems, and methods with combined on-chip pixel and non-pixel cache structure 有权
    具有组合片上像素和非像素缓存结构的微处理器电路，系统和方法

    公开(公告)号：US06449692B1

    公开(公告)日：2002-09-10

    申请号：US09212034

    申请日：1998-12-15

    申请人： Steven D. Krueger ,  Jonathan H. Shiell ,  Ian Chen

    发明人： Steven D. Krueger ,  Jonathan H. Shiell ,  Ian Chen

    IPC分类号： G06F1208

    CPC分类号： G06F12/0897 ,  G06F3/14 ,  G06F12/0848 ,  G06F12/0875 ,  G09G2360/121

    摘要： A computer system (8) comprising a central processing unit (12) and a memory hierarchy. The memory hierarchy comprises a first cache memory (16) and a second cache memory (26). The first cache memory is operable to store non-pixel-information, wherein the non-pixel information is accessible for processing by the central processing unit. The second cache memory is higher in the memory hierarchy than the first cache memory, and has a number of storage locations operable to store non-pixel information (26b) and pixel data (26a). Lastly, the computer system comprises cache control circuitry (24) for dynamically apportioning the number of storage locations such that a first group of the storage locations are for storing non-pixel information and such that a second group of the storage locations are for storing pixel data.

    摘要翻译： 一种包括中央处理单元（12）和存储器层级的计算机系统（8）。 存储器层级包括第一高速缓存存储器（16）和第二高速缓存存储器（26）。 第一高速缓冲存储器可操作以存储非像素信息，其中非像素信息可被中央处理单元处理。 第二高速缓冲存储器在存储器层级中高于第一高速缓冲存储器，并且具有可操作用于存储非像素信息（26b）和像素数据（26a）的多个存储位置。 最后，计算机系统包括高速缓存控制电路（24），用于动态分配存储位置的数量，使得第一组存储位置用于存储非像素信息，并且第二组存储位置用于存储像素 数据。

    Data protection for computer systems
    10.
    发明授权
    Data protection for computer systems 失效
    计算机系统的数据保护

    公开(公告)号：US4962533A

    公开(公告)日：1990-10-09

    申请号：US312142

    申请日：1989-02-17

    申请人： Steven D. Krueger ,  Martha A. Branstad ,  Stephen T. Walker

    发明人： Steven D. Krueger ,  Martha A. Branstad ,  Stephen T. Walker

    IPC分类号： G06F12/14 ,  G06F1/00 ,  G06F21/00

    CPC分类号： G06F21/62 ,  G06F21/79

    摘要： A computer system uses security labels for evey word in memory. Each access to a memory location requires that the security level of the memory location be compared to that of a process which is making the access. If the security level of the process does not dominate that of the memory location, access is denied. Each time a memory location is modified, it is assigned a security level consistent with the levels of all of the data which was used to modify the memory location.

    摘要翻译： 计算机系统在内存中使用安全标签。 对内存位置的每次访问都要求将内存位置的安全级别与进行访问的进程进行比较。 如果进程的安全级别不支持内存位置的安全级别，则访问被拒绝。 每次修改内存位置时，都会为其分配与用于修改内存位置的所有数据的级别一致的安全级别。