公开(公告)号：US06246610B1

公开(公告)日：2001-06-12

申请号：US09511652

申请日：2000-02-22

申请人： K. Michael Han ,  Joseph G. Pawletko ,  Narbeh Derhacobian ,  Chi Chang

发明人： K. Michael Han ,  Joseph G. Pawletko ,  Narbeh Derhacobian ,  Chi Chang

IPC分类号： G11C1604

CPC分类号： G11C16/14 ,  G11C16/10 ,  G11C16/30

摘要： A programming and erase method that extends erase time degradation of nonvolatile memory devices by using a constant erase voltage and a set of program voltages, where the average program voltage of the set of the program voltages is approximately equal to the constant erase voltage.

摘要翻译： 一种编程和擦除方法，其通过使用恒定擦除电压和一组编程电压来延长非易失性存储器件的擦除时间劣化，其中编程电压组的平均编程电压近似等于恒定擦除电压。

公开(公告)号：US06327183B1

公开(公告)日：2001-12-04

申请号：US09480868

申请日：2000-01-10

申请人： Joseph G. Pawletko ,  K. Michael Han ,  Narbeh Derhacobian

发明人： Joseph G. Pawletko ,  K. Michael Han ,  Narbeh Derhacobian

IPC分类号： G11C700

CPC分类号： G11C5/147 ,  G11C16/12 ,  G11C16/3468

摘要： A voltage control circuit that narrows the distribution of threshold voltages of memory cells by using nonlinearly incremented programming voltages. To do so, the voltage control circuit applies to the memory cells a first program pulse of a first voltage, a second program pulse of a second voltage to the memory cell, and a third program pulse of a third voltage, where the difference between the third voltage and the second voltage is less than the difference between the second voltage and the first voltage.

摘要翻译： 一种电压控制电路，其通过使用非线性递增的编程电压来缩小存储器单元的阈值电压的分布。 为此，电压控制电路向存储器单元施加第一电压的第一编程脉冲，到存储单元的第二电压的第二编程脉冲和第三电压的第三编程脉冲， 第三电压，第二电压小于第二电压和第一电压之间的差。

公开(公告)号：US06429479B1

公开(公告)日：2002-08-06

申请号：US09522247

申请日：2000-03-09

申请人： K. Michael Han ,  Hao Fang ,  Masaaki Higashitani

发明人： K. Michael Han ,  Hao Fang ,  Masaaki Higashitani

IPC分类号： H01L29788

CPC分类号： H01L27/11521 ,  H01L27/115 ,  H01L27/11524

摘要： A single tunnel gate oxidation process for fabricating NAND memory strings where the gate oxide of the select transistors and the floating gate memory transistors are fabricated in a single oxidation step is disclosed. The select gate transistors and the floating gate memory transistors have an oxide thickness of 85 Å-105 Å. For single tunnel gate approach, a careful selection of the medium doped source/drain region implant conditions is necessary for proper function of the NAND memory string. In one embodiment, the medium doped source/drain region is doped with Arsenic to a concentrations of 1013-1014/cm2.

摘要翻译： 公开了用于制造NAND存储器串的单通道栅极氧化工艺，其中选择晶体管的栅极氧化物和浮动栅极存储晶体管是在一个氧化步骤中制造的。 选择栅极晶体管和浮动栅极存储晶体管的氧化物厚度为85埃-105。 对于单通道栅极方法，对NAND存储器串的正常功能需要仔细选择中等掺杂源极/漏极区域注入条件。 在一个实施例中，中等掺杂源极/漏极区掺杂有浓度为1013-1014 / cm2的砷。

公开(公告)号：US06933554B1

公开(公告)日：2005-08-23

申请号：US09904042

申请日：2001-07-11

申请人： K. Michael Han

发明人： K. Michael Han

IPC分类号： H01L21/28 ,  H01L29/423 ,  H01L29/51 ,  H01L29/72 ,  H01L29/788

CPC分类号： H01L21/28194 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/51 ,  H01L29/7883

摘要： An improved NAND-type memory cell structure having improved reliability and endurance. Since a high risk area for oxide breakdown and/or current leakage exists in the tunnel oxide layer, source/drain overlap region, the present invention provides a NAND-type memory cell fabricated using controlled formation of the tunnel oxide layer.

摘要翻译： 改进的NAND型存储单元结构具有改进的可靠性和耐久性。 由于在隧道氧化物层，源极/漏极重叠区域中存在用于氧化物击穿和/或电流泄漏的高风险区域，本发明提供了使用隧道氧化物层的受控形成制造的NAND型存储单元。