公开(公告)号：US07445943B2

公开(公告)日：2008-11-04

申请号：US11584411

申请日：2006-10-19

申请人： Kenneth H. Smith ,  Brian R. Butcher ,  Gregory W. Grynkewich ,  Srinivas V. Pietambaram ,  Nicholas D. Rizzo

发明人： Kenneth H. Smith ,  Brian R. Butcher ,  Gregory W. Grynkewich ,  Srinivas V. Pietambaram ,  Nicholas D. Rizzo

IPC分类号： H01L21/00

CPC分类号： H01L43/12

摘要： Methods and apparatus are provided for magnetoresistive memories employing magnetic tunnel junction (MTJ). The apparatus comprises a MTJ (61, 231), first (60, 220) and second (66, 236) electrodes coupled, respectively, to first (62, 232) and second (64, 234) magnetic layers of the MTJ (61, 231), first (54, 204) and second (92, 260) write conductors magnetically coupled to the MTJ (61, 231) and spaced apart from the first (60, 220) and second (66, 236) electrodes, and at least one etch-stop layer (82, 216) located between the first write conductor (54, 204) and the first electrode (60, 220), having an etch rate in a reagent for etching the MTJ (61, 231) and/or the first electrode (60, 220) that is at most 25% of the etch rate of the MTJ (61, 231) and/or first conductor (60, 220) to the same reagent, so as to allow portions of the MTJ (61, 231) and first electrode (60, 220) to be removed without affecting the underlying first write conductor (54, 204). In a further embodiment, a second etch-stop layer (90, 250) is located between the second electrode (66, 236) and the second write conductor (92, 260). Improved yield and performance are obtained.

摘要翻译： 提供了采用磁隧道结（MTJ）的磁阻存储器的方法和装置。 该装置包括MTJ（61,231），第一（60,220）和第二（66,236）电极，其分别耦合到MTJ（61）的第一（62,232）和第二（64,234）磁性层 ，231），第一（54,204）和第二（92,260）写入导体，其磁耦合到MTJ（61,231）并且与第一（60,220）和第二（66,236）电极间隔开，以及 位于所述第一写入导体（54,204）和所述第一电极（60,220）之间的至少一个蚀刻停止层（82,216）具有用于蚀刻所述MTJ（61,231）的试剂中的蚀刻速率和 /或第一电极（60,220），其至多为MTJ（61,231）和/或第一导体（60,220）的蚀刻速率的25％的相同试剂，以便允许部分 MTJ（61,231）和第一电极（60,220）被去除而不影响下面的第一写入导体（54,204）。 在另一实施例中，第二蚀刻停止层（90,250）位于第二电极（66,236）和第二写入导体（92,260）之间。 获得了提高的产量和性能。

公开(公告)号：US20080096290A1

公开(公告)日：2008-04-24

申请号：US11584411

申请日：2006-10-19

申请人： Kenneth H. Smith ,  Brian R. Butcher ,  Gregory W. Grynkewich ,  Srinivas V. Pietambaram ,  Nicholas D. Rizzo

发明人： Kenneth H. Smith ,  Brian R. Butcher ,  Gregory W. Grynkewich ,  Srinivas V. Pietambaram ,  Nicholas D. Rizzo

IPC分类号： H01L21/00

CPC分类号： H01L43/12

摘要： Methods and apparatus are provided for magnetoresistive memories employing magnetic tunnel junction (MTJ). The apparatus comprises a MTJ (61, 231), first (60, 220) and second (66, 236) electrodes coupled, respectively, to first (62, 232) and second (64, 234) magnetic layers of the MTJ (61, 231), first (54, 204) and second (92, 260) write conductors magnetically coupled to the MTJ (61, 231) and spaced apart from the first (60, 220) and second (66, 236) electrodes, and at least one etch-stop layer (82, 216) located between the first write conductor (54, 204) and the first electrode (60, 220), having an etch rate in a reagent for etching the MTJ (61, 231) and/or the first electrode (60, 220) that is at most 25% of the etch rate of the MTJ (61, 231) and/or first conductor (60, 220) to the same reagent, so as to allow portions of the MTJ (61, 231) and first electrode (60, 220) to be removed without affecting the underlying first write conductor (54, 204). In a further embodiment, a second etch-stop layer (90, 250) is located between the second electrode (66, 236) and the second write conductor (92, 260). Improved yield and performance are obtained.

摘要翻译： 提供了采用磁隧道结（MTJ）的磁阻存储器的方法和装置。 该装置包括MTJ（61,231），第一（60,220）和第二（66,236）电极，其分别耦合到MTJ（61）的第一（62,232）和第二（64,234）磁性层 ，231），第一（54,204）和第二（92,260）写入导体，其磁耦合到MTJ（61,231）并且与第一（60,220）和第二（66,236）电极间隔开，以及 位于所述第一写入导体（54,204）和所述第一电极（60,220）之间的至少一个蚀刻停止层（82,216）具有用于蚀刻所述MTJ（61,231）的试剂中的蚀刻速率和 /或第一电极（60,220），其至多为MTJ（61,231）和/或第一导体（60,220）的蚀刻速率的25％的相同试剂，以便允许部分 MTJ（61,231）和第一电极（60,220）被去除而不影响下面的第一写入导体（54,204）。 在另一实施例中，第二蚀刻停止层（90,250）位于第二电极（66,236）和第二写入导体（92,260）之间。 获得了提高的产量和性能。

公开(公告)号：US07105363B2

公开(公告)日：2006-09-12

申请号：US11082617

申请日：2005-03-16

申请人： Mark A. Durlam ,  Jeffrey H. Baker ,  Brian R. Butcher ,  Mark F. Deherrera ,  John J. D'Urso ,  Earl D. Fuchs ,  Gregory W. Grynkewich ,  Kelly W. Kyler ,  Jaynal A. Molla ,  J. Jack Ren ,  Nicholas D. Rizzo

发明人： Mark A. Durlam ,  Jeffrey H. Baker ,  Brian R. Butcher ,  Mark F. Deherrera ,  John J. D'Urso ,  Earl D. Fuchs ,  Gregory W. Grynkewich ,  Kelly W. Kyler ,  Jaynal A. Molla ,  J. Jack Ren ,  Nicholas D. Rizzo

IPC分类号： H01L21/00

CPC分类号： H01L27/222 ,  G11C11/15 ,  H01L28/10 ,  H01L43/12

摘要： A method for fabricating a cladded conductor (42) for use in a magnetoelectronics device is provided. The method includes providing a substrate (10) and forming a conductive barrier layer (12) overlying the substrate (10). A dielectric layer (16) is formed overlying the conductive barrier layer (12) and a conducting line (20) is formed within a portion of the dielectric layer (16). The dielectric layer (16) is removed and a flux concentrator (30) is formed overlying the conducting line (20).

摘要翻译： 提供一种用于制造用于磁电装置的包层导体（42）的方法。 该方法包括提供衬底（10）并形成覆盖衬底（10）的导电阻挡层（12）。 形成在导电阻挡层（12）上方的电介质层（16），并且在电介质层（16）的一部分内形成导电线（20）。 去除电介质层（16），并且形成覆盖导线（20）的集流器（30）。

公开(公告)号：US06885074B2

公开(公告)日：2005-04-26

申请号：US10306250

申请日：2002-11-27

申请人： Mark A. Durlam ,  Jeffrey H. Baker ,  Brian R. Butcher ,  Mark F. Deherrera ,  John J. D'Urso ,  Earl D. Fuchs ,  Gregory W. Grynkewich ,  Kelly W. Kyler ,  Jaynal A. Molla ,  J. Jack Ren ,  Nicholas D. Rizzo

发明人： Mark A. Durlam ,  Jeffrey H. Baker ,  Brian R. Butcher ,  Mark F. Deherrera ,  John J. D'Urso ,  Earl D. Fuchs ,  Gregory W. Grynkewich ,  Kelly W. Kyler ,  Jaynal A. Molla ,  J. Jack Ren ,  Nicholas D. Rizzo

IPC分类号： G11C11/15 ,  H01L21/02 ,  H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/14

CPC分类号： H01L27/222 ,  G11C11/15 ,  H01L28/10 ,  H01L43/12

摘要： A method for fabricating a cladded conductor (42) for use in a magnetoelectronics device is provided. The method includes providing a substrate (10) and forming a conductive barrier layer (12) overlying the substrate (10). A dielectric layer (16) is formed overlying the conductive barrier layer (12) and a conducting line (20) is formed within a portion of the dielectric layer (16). The dielectric layer (16) is removed and a flux concentrator (30) is formed overlying the conducting line (20).

摘要翻译： 提供一种用于制造用于磁电装置的包层导体（42）的方法。 该方法包括提供衬底（10）并形成覆盖衬底（10）的导电阻挡层（12）。 形成在导电阻挡层（12）上方的电介质层（16），并且在电介质层（16）的一部分内形成导电线（20）。 去除电介质层（16），并且形成覆盖导线（20）的集流器（30）。

公开(公告)号：US06888743B2

公开(公告)日：2005-05-03

申请号：US10331058

申请日：2002-12-27

申请人： Mark A. Durlam ,  Thomas W. Andre ,  Brian R. Butcher ,  Mark F. Deherrera ,  Bradley N. Engel ,  Bradley J. Garni ,  Gregory W. Grynkewich ,  Joseph J. Nahas ,  Nicholas D. Rizzo ,  Saied Tehrani ,  Clarance J. Tracy

发明人： Mark A. Durlam ,  Thomas W. Andre ,  Brian R. Butcher ,  Mark F. Deherrera ,  Bradley N. Engel ,  Bradley J. Garni ,  Gregory W. Grynkewich ,  Joseph J. Nahas ,  Nicholas D. Rizzo ,  Saied Tehrani ,  Clarance J. Tracy

IPC分类号： G11C11/15 ,  G11C11/02

CPC分类号： G11C11/16

摘要： An MRAM architecture is provided that reduces the number of isolation transistors. The MRAM architecture includes magnetoresistive memory cells that are electrically coupled to form a ganged memory cell. The magnetoresistive memory cells of the ganged memory cell are formed with Magnetic Tunnel Junctions (MTJs) and formed without isolation devices, such as isolation transistors, and a programming line and a bit line are adjacent to each of the magnetoresistive memory cells. Preferably, the magnetoresistive memory cells of the ganged memory cell only include MTJs, and a programming line and a bit line are adjacent to each of the magnetoresistive memory cells.

摘要翻译： 提供了一种减少隔离晶体管数量的MRAM架构。 MRAM架构包括电耦合以形成有组合的存储单元的磁阻存储单元。 组合存储单元的磁阻存储单元由磁隧道结（MTJ）形成，并且形成为没有隔离器件，例如隔离晶体管，并且编程线和位线与每个磁阻存储器单元相邻。 优选地，联动存储单元的磁阻存储单元仅包括MTJ，并且编程线和位线与每个磁阻存储单元相邻。

公开(公告)号：US07833806B2

公开(公告)日：2010-11-16

申请号：US12363404

申请日：2009-01-30

申请人： Kenneth H. Smith ,  Nicholas D. Rizzo ,  Sanjeev Aggarwal ,  Anthony Ciancio ,  Brian R. Butcher ,  Kelly Wayne Kyler

发明人： Kenneth H. Smith ,  Nicholas D. Rizzo ,  Sanjeev Aggarwal ,  Anthony Ciancio ,  Brian R. Butcher ,  Kelly Wayne Kyler

IPC分类号： H01L21/00

CPC分类号： H01L27/222 ,  G11C11/161 ,  G11C11/1659 ,  H01L23/53238 ,  H01L2924/0002 ,  Y10S438/978 ,  H01L2924/00

摘要： A method of forming a magnetoelectronic device includes forming a dielectric material (114) surrounding a magnetic bit (112), etching the dielectric material (114) to define an opening (122) over the magnetic bit (112) without exposing the magnetic bit (112), the opening (122) having a sidewall, depositing a blanket layer (132) of cladding material over the dielectric material (118), including over the sidewall, removing by a sputtering process the blanket layer (132) in the bottom of the opening (122) and the dielectric material (124) over the magnetic bit (112), and forming a conductive material (146) within the opening (122) to form a bit line (154). This process reduces errors caused by process irregularities such as edges of the bits (112) protruding and thereby causing defects in the cladding layer (132) formed thereover. A bit line or digit line so formed may optionally be tapered at the ends (182, 184) to prevent magnetic reversal of the bit line magnetic moment that otherwise may occur due to external magnetic fields.

摘要翻译： 一种形成磁电子器件的方法包括形成围绕磁头（112）的电介质材料（114），蚀刻电介质材料（114）以在磁头（112）上方限定开口（122），而不暴露磁头 112），所述开口（122）具有侧壁，在所述电介质材料（118）上沉积包覆材料的覆盖层（132），包括在所述侧壁上方，通过溅射工艺去除所述绝缘层 所述开口（122）和所述电介质材料（124）在所述磁头（112）上方，并且在所述开口（122）内形成导电材料（146）以形成位线（154）。 该过程减少了诸如位（112）的边缘突出的过程不规则性引起的错误，从而在其上形成的包层（132）中产生缺陷。 如此形成的位线或数字线可以可选地在端部（182,184）处是锥形的，以防止由于外部磁场而可能发生的位线磁矩的磁性反转。

公开(公告)号：US07683445B2

公开(公告)日：2010-03-23

申请号：US11740066

申请日：2007-04-25

申请人： Srinivas V. Pietambaram ,  Nicholas D. Rizzo ,  Jon M. Slaughter

发明人： Srinivas V. Pietambaram ,  Nicholas D. Rizzo ,  Jon M. Slaughter

IPC分类号： H01L29/82

CPC分类号： H01L43/08 ,  H01L43/12 ,  Y10S977/838 ,  Y10S977/933

摘要： Low power magnetoelectronic device structures and methods therefore are provided. The magnetoelectronic device structure (100, 150, 450, 451) comprises a programming line (104, 154, 156, 454, 456), a magnetoelectronic device (102, 152, 452) magnetically coupled to the programming line (104, 154, 156, 454, 456), and an enhanced permeability dielectric (EPD) material (106, 108, 110, 158, 160, 162, 458, 460, 462) disposed adjacent the magnetoelectronic device. The EPD material (106, 108, 110, 158, 160, 162, 458, 460, 462) comprises multiple composite layers (408) of magnetic nano-particles (406) embedded in a dielectric matrix (409). The composition of the composite layers is chosen to provide a predetermined permeability profile. A method for making a magnetoelectronic device structure is also provided. The method comprises fabricating the magnetoelectronic device (102, 152, 452) and depositing the programming line (104, 154, 156, 454, 456). The EPD material (106, 108, 110, 158, 160, 162, 458, 460, 462) comprising the multiple composite layers (408) is formed around the magnetoelectronic device (102, 152, 452) and/or between the device (102, 152, 452) and the programming line (104, 154, 156, 454, 456). The presence of the EPD structure (470, 480, 490) in proximity to the programming line (104, 154, 156, 454, 456) and/or the magnetoelectronic device (102, 152, 452) reduces the required programming current.

摘要翻译： 因此提供了低功率磁电子器件结构和方法。 磁电子器件结构（100,150,450,451）包括编程线（104,154,156,454,456），磁耦合到编程线（104,154,452）的磁电子器件（102,152,452） 156,454,456）以及邻近磁电子器件设置的增强磁导率电介质（EPD）材料（106,108,110,158,160,162,458,460,462）。 EPD材料（106,108,110,158,160,162,458,460,462）包括嵌入电介质矩阵（409）中的磁性纳米颗粒（406）的多个复合层（408）。 选择复合层的组成以提供预定的渗透率分布。 还提供了一种制造磁电子器件结构的方法。 该方法包括制造磁电子器件（102,152,452）并沉积编程线（104,154,156,454,456）。 包括多个复合层（408）的EPD材料（106,108,110,158,160,162,458,460,462）形成在磁电子器件（102,152,452）周围和/或在器件（ 102，152,452）和编程线（104,154,156,454,465）。 靠近编程线（104,154,156,454,465）和/或磁电子器件（102,152,452）的EPD结构（470,480,490）的存在减少了所需的编程电流。

公开(公告)号：US20070278547A1

公开(公告)日：2007-12-06

申请号：US11444089

申请日：2006-05-31

申请人： Srinivas V. Pietambaram ,  Bengt J. Akerman ,  Renu W. Dave ,  Jason A. Janesky ,  Nicholas D. Rizzo ,  Jon M. Slaughter

发明人： Srinivas V. Pietambaram ,  Bengt J. Akerman ,  Renu W. Dave ,  Jason A. Janesky ,  Nicholas D. Rizzo ,  Jon M. Slaughter

IPC分类号： H01L29/94

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L27/222 ,  H01L43/02 ,  H01L43/10

摘要： An MRAM bit (10) includes a free magnetic region (15), a fixed magnetic region (17) comprising an antiferromagnetic material, and a tunneling barrier (16) comprising a dielectric layer positioned between the free magnetic region (15) and the fixed magnetic region (17). The MRAM bit (10) avoids a pinning layer by comprising a fixed magnetic region exhibiting a well-defined high Hflop using a combination of high Hk (uniaxial anisotropy), high Hsat (saturation field), and ideal soft magnetic properties exhibiting well-defined easy and hard axes.

摘要翻译： MRAM位（10）包括自由磁区（15），包括反铁磁材料的固定磁区（17）和隧道势垒（16），其包括位于自由磁区（15）和固定 磁区（17）。 MRAM位（10）通过使用高H H k（单轴各向异性）的组合，包括表现出明确定义的高电平触发器的固定磁场来避免钉扎层， 高饱和场（饱和磁场），理想的软磁特性表现出明确的容易和硬轴。

公开(公告)号：US07285835B2

公开(公告)日：2007-10-23

申请号：US11066884

申请日：2005-02-24

申请人： Nicholas D. Rizzo ,  Renu Dave ,  Jon M. Slaughter ,  Srinivas V. Pietambaram

发明人： Nicholas D. Rizzo ,  Renu Dave ,  Jon M. Slaughter ,  Srinivas V. Pietambaram

IPC分类号： H01L43/00

CPC分类号： H01L43/08 ,  H01L43/12 ,  Y10S977/838 ,  Y10S977/933

摘要： Low power magnetoelectronic device structures and methods for making the same are provided. One magnetoelectronic device structure (100) comprises a programming line (104), a magnetoelectronic device (102) magnetically coupled to the programming line, and an enhanced permeability dielectric material (106) disposed adjacent the magnetoelectronic device. The enhanced permeability dielectric material has a permeability no less than approximately 1.5. A method for making a magnetoelectronic device structure is also provided. The method comprises fabricating a magnetoelectronic device (102) and depositing a conducting line (104). A layer of enhanced permeability dielectric material (106) having a permeability no less than approximately 1.5 is formed, wherein after the step of fabricating a magnetoelectronic device and the step of depositing a conducting line, the layer of enhanced permeability dielectric material is situated adjacent the magnetoelectronic device.

摘要翻译： 提供了低功率磁电子器件结构及其制造方法。 一个磁电子器件结构（100）包括编程线（104），磁耦合到编程线的磁电子器件（102）和邻近磁电子器件设置的增强的磁导率介电材料（106）。 增强的导电介电材料具有不小于约1.5的渗透性。 还提供了一种制造磁电子器件结构的方法。 该方法包括制造磁电子器件（102）并沉积导线（104）。 形成具有不小于约1.5的磁导率的增强磁导率介电材料层（106），其中在制造磁电子器件的步骤和沉积导线的步骤之后，增强磁导率介电材料层位于 磁电子器件。

公开(公告)号：US08497538B2

公开(公告)日：2013-07-30

申请号：US11444089

申请日：2006-05-31

申请人： Srinivas V. Pietambaram ,  Bengt J. Akerman ,  Renu W. Dave ,  Jason A. Janesky ,  Nicholas D. Rizzo ,  Jon M. Slaughter

发明人： Srinivas V. Pietambaram ,  Bengt J. Akerman ,  Renu W. Dave ,  Jason A. Janesky ,  Nicholas D. Rizzo ,  Jon M. Slaughter

IPC分类号： H01L29/94

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L27/222 ,  H01L43/02 ,  H01L43/10

摘要： An MRAM bit (10) includes a free magnetic region (15), a fixed magnetic region (17) comprising an antiferromagnetic material, and a tunneling barrier (16) comprising a dielectric layer positioned between the free magnetic region (15) and the fixed magnetic region (17). The MRAM bit (10) avoids a pinning layer by comprising a fixed magnetic region exhibiting a well-defined high Hflop using a combination of high Hk (uniaxial anisotropy), high Hsat (saturation field), and ideal soft magnetic properties exhibiting well-defined easy and hard axes.

摘要翻译： MRAM位（10）包括自由磁区（15），包括反铁磁材料的固定磁区（17）和隧道势垒（16），其包括位于自由磁区（15）和固定 磁区（17）。 MRAM位（10）通过使用高Hk（单轴各向异性），高Hsat（饱和磁场）和显示明确定义的理想软磁性质的组合，包括表现出明确的高Hflop的固定磁区，避免了钉扎层 容易和坚硬的轴。