公开(公告)号：US20110307747A1

公开(公告)日：2011-12-15

申请号：US12797181

申请日：2010-06-09

申请人： Kevin J. Duffy ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

发明人： Kevin J. Duffy ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G11C29/04 ,  G06F11/22

CPC分类号： G11C29/32 ,  G11C11/41

摘要： An array built-in self test (ABIST) system includes a first latch having a first data input, a first scan input and first output and a second latch having a second data input, a second scan input and a second output. The system also includes a first ABIST logic block coupled to the first output that compares a first expected value with a first data value received at the first data input and provided to the first ABIST logic block after a first clock is applied to the first latch. The system also includes a second ABIST logic block coupled to the second output that compares a second expected value with a second data value received at the second data input and provided to the second ABIST logic block after a second clock is applied to the second latch.

摘要翻译： 阵列内置自检（ABIST）系统包括具有第一数据输入，第一扫描输入和第一输出的第一锁存器以及具有第二数据输入的第二锁存器，第二扫描输入端和第二输出端。 该系统还包括耦合到第一输出的第一ABIST逻辑块，该第一ABIST逻辑块将第一预期值与在第一数据输入端接收的第一数据值进行比较，并在第一时钟施加到第一锁存器之后提供给第一ABIST逻辑块。 该系统还包括耦合到第二输出的第二ABIST逻辑块，该第二ABIST逻辑块将第二预期值与在第二数据输入端接收的第二数据值进行比较，并在第二时钟施加到第二锁存器之后提供给第二ABIST逻辑块。

公开(公告)号：US08327207B2

公开(公告)日：2012-12-04

申请号：US12797181

申请日：2010-06-09

申请人： Kevin J. Duffy ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

发明人： Kevin J. Duffy ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G01R31/28

CPC分类号： G11C29/32 ,  G11C11/41

摘要： An array built-in self test (ABIST) system includes a first latch having a first data input, a first scan input and first output and a second latch having a second data input, a second scan input and a second output. The system also includes a first ABIST logic block coupled to the first output that compares a first expected value with a first data value received at the first data input and provided to the first ABIST logic block after a first clock is applied to the first latch. The system also includes a second ABIST logic block coupled to the second output that compares a second expected value with a second data value received at the second data input and provided to the second ABIST logic block after a second clock is applied to the second latch.

摘要翻译： 阵列内置自检（ABIST）系统包括具有第一数据输入，第一扫描输入和第一输出的第一锁存器以及具有第二数据输入的第二锁存器，第二扫描输入端和第二输出端。 该系统还包括耦合到第一输出的第一ABIST逻辑块，该第一ABIST逻辑块将第一预期值与在第一数据输入端接收的第一数据值进行比较，并在第一时钟施加到第一锁存器之后提供给第一ABIST逻辑块。 该系统还包括耦合到第二输出的第二ABIST逻辑块，该第二ABIST逻辑块将第二预期值与在第二数据输入端接收的第二数据值进行比较，并在第二时钟施加到第二锁存器之后提供给第二ABIST逻辑块。

公开(公告)号：US07257745B2

公开(公告)日：2007-08-14

申请号：US11047419

申请日：2005-01-31

申请人： William V. Huott ,  Franco Motika ,  Pradip Patel ,  Daniel Rodko

发明人： William V. Huott ,  Franco Motika ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G11C29/00 ,  G01R31/28 ,  G11C17/18

CPC分类号： G01R31/318572 ,  G01R31/318566

摘要： A soft-fust test algorithm is distributed on-chip from an ABSIT engine through an LSSD shift register chain to dynamically evaluate a plurality of arrays with redundancy compensation for bad elements and repair those that are fixable. Using single-bit MISR error evaluation an ABSIT test sequence is executed concurrently on all arrays through the shift register chain. If any arrays are in error, redundancy compensation is employed and the ABIST test is repeated for all possible array redundant combinations until a functional configuration for each array is identified or all possible redundant combinations have been tried. Once functioning array configurations are verified, the associated soft-fuse states can be used to blow fuses and/or extracted for further system setup, permanent fuse-blowing and yield analysis. Multiple shift register chains driven by separate ABIST engines may be required to test all arrays on a chip.

摘要翻译： 软测试算法通过LSSD移位寄存器链从ABSIT引擎分布在片上，以动态评估多个阵列，对不良元素进行冗余补偿，并修复可修复的阵列。 使用单位MISR错误评估，通过移位寄存器链在所有数组上同时执行一个ABSIT测试序列。 如果任何阵列出现错误，则采用冗余补偿，并对所有可能的阵列冗余组合重复ABIST测试，直到每个阵列的功能配置被识别或已尝试所有可能的冗余组合。 一旦功能阵列配置被验证，相关联的软保险丝状态可以用于熔断和/或提取用于进一步的系统设置，永久保险丝熔断和产量分析。 可能需要由单独的ABIST引擎驱动的多个移位寄存器链来测试芯片上的所有阵列。

公开(公告)号：US07478297B2

公开(公告)日：2009-01-13

申请号：US11876036

申请日：2007-10-22

申请人： Yuen H. Chan ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

发明人： Yuen H. Chan ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G11C29/1201 ,  G11C29/48 ,  G11C2029/3202

摘要： The output register of an array and the Multiple Input Signature Register (MISR) logic is implemented with one set of L1/L2 master/slave latches and single additional slave latch. This new combined logic uses less critical area on a chip without a performance impact on the array access time or circuit testing.

摘要翻译： 阵列的输出寄存器和多输入签名寄存器（MISR）逻辑由一组L1 / L2主/从锁存器和单个附加从锁存器实现。 这种新的组合逻辑在芯片上使用较少的关键区域，而不会对阵列访问时间或电路测试产生性能影响。

公开(公告)号：US07305602B2

公开(公告)日：2007-12-04

申请号：US11056575

申请日：2005-02-11

申请人： Yuen H. Chan ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

发明人： Yuen H. Chan ,  William V. Huott ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G01R31/28

CPC分类号： G01R31/318547 ,  G11C29/1201 ,  G11C29/48 ,  G11C2029/3202

摘要： The output register of an array and the Multiple Input Signature Register (MISR) logic is implemented with one set of L1/L2 master/slave latches and single additional slave latch. This new combined logic uses less critical area on a chip without a performance impact on the array access time or circuit testing.

摘要翻译： 阵列的输出寄存器和多输入签名寄存器（MISR）逻辑由一组L 1 / L 2主/从锁存器和单个附加从锁存器实现。 这种新的组合逻辑在芯片上使用较少的关键区域，而不会对阵列访问时间或电路测试产生性能影响。

公开(公告)号：US07275194B2

公开(公告)日：2007-09-25

申请号：US11057318

申请日：2005-02-11

申请人： William V. Huott ,  Pradip Patel ,  Daniel Rodko

发明人： William V. Huott ,  Pradip Patel ,  Daniel Rodko

IPC分类号： G01R31/28

CPC分类号： G01R31/3187 ,  G01R31/31727

摘要： An output of an element under test is captured and stored, through a multiplexer, in a capture register. At a clock edge (either rising or falling edge) the element under test catches the “edge” and “strobes” the output. The multiplexer is strobed, and the delay and duty cycle are measured. Both the rising and falling edge are used as the timer.

摘要翻译： 被测元件的输出通过多路复用器捕获并存储在捕获寄存器中。 在时钟边沿（上升沿或下降沿），被测元件会捕获“边沿”并“输入”输出。 选通多路复用器，并测量延迟和占空比。 上升沿和下降沿均用作定时器。

公开(公告)号：US08055960B2

公开(公告)日：2011-11-08

申请号：US12027702

申请日：2008-02-07

申请人： William V Huott ,  David J Lund ,  Kenneth H Marz ,  Bryan L Mechtly ,  Pradip Patel

发明人： William V Huott ,  David J Lund ,  Kenneth H Marz ,  Bryan L Mechtly ,  Pradip Patel

IPC分类号： G11C29/00 ,  G01R31/28

CPC分类号： G06F12/0802 ,  G06F12/126 ,  G11C29/44 ,  G11C29/88 ,  G11C2029/0401 ,  G11C2029/0407 ,  G11C2029/4402

摘要： A computing system is provided which includes a processor having a cache memory. The cache memory includes a plurality of independently configurable subdivisions, each subdivision including a memory array. A service element (SE) of the computing system is operable to cause a built-in-self-test (BIST) to be executed to test the cache memory, the BIST being operable to determine whether any of the subdivisions is defective. When it is determined that one of the subdivisions of the cache memory determined defective by the BIST is non-repairable, the SE logically deletes the defective subdivision from the system configuration, and the SE is operable to permit the processor to operate without the logically deleted subdivision. The SE is further operable to determine that the processor is defective when a number of the defective subdivisions exceeds a threshold.

摘要翻译： 提供了一种包括具有高速缓存存储器的处理器的计算系统。 高速缓冲存储器包括多个可独立配置的子部分，每个细分包括存储器阵列。 计算系统的服务元素（SE）可操作以执行内置自检（BIST）以测试高速缓冲存储器，BIST可操作以确定任何子细分是否有缺陷。 当确定由BIST确定为有缺陷的高速缓冲存储器的一个细分是不可修复的时，SE在逻辑上从系统配置中删除缺陷细分，并且SE可操作以允许处理器在没有逻辑删除的情况下操作 细分。 当有多个缺陷细分超过阈值时，SE还可操作以确定处理器有缺陷。

公开(公告)号：US06629280B1

公开(公告)日：2003-09-30

申请号：US09669462

申请日：2000-09-25

申请人： Timothy J. Koprowski ,  William V. Huott ,  Timothy G. McNamara ,  Pradip Patel

发明人： Timothy J. Koprowski ,  William V. Huott ,  Timothy G. McNamara ,  Pradip Patel

IPC分类号： G01B3128

CPC分类号： G11C29/12015 ,  G11C29/14

摘要： An exemplary embodiment of the invention is a method and apparatus for delaying the start of an array built-in self-test (ABIST) until after the ABIST memory arrays have been started. The length of the delay is determined by the value in a programmable delay located on the integrated circuit. The initiation of the ABIST test is delayed by the time specified in the programmable delay.

摘要翻译： 本发明的示例性实施例是一种用于在ABIST存储器阵列启动之后延迟阵列内置自检（ABIST）的启动的方法和装置。 延迟的长度由位于集成电路上的可编程延迟中的值确定。 ABIST测试的启动延迟了可编程延迟中指定的时间。

公开(公告)号：US07529997B2

公开(公告)日：2009-05-05

申请号：US11079816

申请日：2005-03-14

申请人： Patrick J. Meaney ,  William V. Huott ,  Thomas J. Knips ,  David J. Lund ,  Bryan L. Mechtly ,  Pradip Patel

发明人： Patrick J. Meaney ,  William V. Huott ,  Thomas J. Knips ,  David J. Lund ,  Bryan L. Mechtly ,  Pradip Patel

IPC分类号： G01R31/28

CPC分类号： G11C29/44 ,  G11C11/41 ,  G11C15/00 ,  G11C29/4401 ,  G11C29/789 ,  G11C2029/0407 ,  G11C2029/1208

摘要： An apparatus and method for protecting a computer system from array reliability failures uses Array Built-In Self-Test logic along with code and hardware to delete cache lines or sets that are defective, identify corresponding fuse repair values, proactively call home if spare fuses are not available, schedule soft fuse repairs for the next system restart, schedule line deletes at the next restart, store delete and fuse repairs in a table (tagged with electronic serial id, timestamp of delete or ABIST fail event, address, and type of failure) and proactively call home if there were any missed deletes that were not logged. Fuse information can also be more permanently stored into hardware electronic fuses and/or EPROMs. During a restart, previous repairs are able to be applied to the machine so that ABIST will run successfully and previous deletes to be maintained with checking to allow some ABIST failures which are protected by the line deletes to pass.

摘要翻译： 一种用于保护计算机系统免受阵列可靠性故障的装置和方法使用阵列内置自检逻辑以及代码和硬件来删除有缺陷的高速缓存行或集合，识别相应的保险丝修复值，如果备用保险丝为主动式，则主动呼叫家庭 不可用，为下一次重新启动计划软保险丝修复，下次重新启动时计划行删除，在表中存储删除和保险丝修复（标记为电子序列号，删除时间戳或ABIST失败事件，地址和故障类型 ），并且如果有任何未被记录的遗漏的删除事件，则主动呼叫回家。 保险丝信息也可以更加永久地存储在硬件电子保险丝和/或EPROM中。 在重新启动期间，以前的修复可以应用于机器，以便ABIST将成功运行，以前的删除将通过检查进行维护，以允许由删除行保护的一些ABIST故障通过。

公开(公告)号：US20090204762A1

公开(公告)日：2009-08-13

申请号：US12027702

申请日：2008-02-07

申请人： William V. Huott ,  David J. Lund ,  Kenneth H. Marz ,  Bryan L. Mechtly ,  Pradip Patel

发明人： William V. Huott ,  David J. Lund ,  Kenneth H. Marz ,  Bryan L. Mechtly ,  Pradip Patel

IPC分类号： G06F12/00

CPC分类号： G06F12/0802 ,  G06F12/126 ,  G11C29/44 ,  G11C29/88 ,  G11C2029/0401 ,  G11C2029/0407 ,  G11C2029/4402

摘要： A computing system is provided which includes a processor having a cache memory. The cache memory includes a plurality of independently configurable subdivisions, each subdivision including a memory array. A service element (SE) of the computing system is operable to cause a built-in-self-test (BIST) to be executed to test the cache memory, the BIST being operable to determine whether any of the subdivisions is defective. When it is determined that one of the subdivisions of the cache memory determined defective by the BIST is non-repairable, the SE logically deletes the defective subdivision from the system configuration, and the SE is operable to permit the processor to operate without the logically deleted subdivision. The SE is further operable to determine that the processor is defective when a number of the defective subdivisions exceeds a threshold.

摘要翻译： 提供了一种包括具有高速缓存存储器的处理器的计算系统。 高速缓冲存储器包括多个可独立配置的子部分，每个细分包括存储器阵列。 计算系统的服务元素（SE）可操作以执行内置自检（BIST）以测试高速缓冲存储器，BIST可操作以确定任何子细分是否有缺陷。 当确定由BIST确定为有缺陷的高速缓冲存储器的一个细分是不可修复的时，SE在逻辑上从系统配置中删除缺陷细分，并且SE可操作以允许处理器在没有逻辑删除的情况下操作 细分。 当有多个缺陷细分超过阈值时，SE还可操作以确定处理器有缺陷。